[发明专利]具有减少的选择性损耗缺陷的源极/漏极形成

权利要求书

1.一种形成半导体器件的方法，包括：

在n型鳍式场效应晶体管FinFET区域和p型FinFET区域中分别形成第一半导体鳍和第二半导体鳍；

在n型FinFET区域和p型FinFET区域中分别形成第一电介质鳍和第二电介质鳍；

形成第一外延掩模以覆盖所述第二半导体鳍和所述第二电介质鳍；

执行第一外延工艺以形成基于所述第一半导体鳍的n型外延区域；

去除所述第一外延掩模；

形成第二外延掩模以覆盖所述n型外延区域和所述第一电介质鳍；

执行第二外延工艺以形成基于所述第二半导体鳍的p型外延区域；以及

去除所述第二外延掩模，其中，在去除所述第二外延掩模之后，所述第二外延掩模的第一部分留在所述第一电介质鳍上。

2.根据权利要求1所述的方法，其中，在去除所述第一外延掩模之后，所述第一外延掩模的任何部分基本都不留在所述第二电介质鳍上。

3.根据权利要求1所述的方法，其中，所述第一外延掩模和所述第二外延掩模中的每一者具有在0.5nm到2.5nm之间的范围内的厚度。

4.根据权利要求1所述的方法，还包括：形成将所述n型FinFET区域与所述p型FinFET区域分割开的第三电介质鳍，其中，在去除所述第二外延掩模之后的时间处，所述第二外延掩模的第二部分留在所述第三电介质鳍的第一侧上，其中所述第一侧面向所述n型FinFET区域。

5.根据权利要求4所述的方法，其中，在所述时间处，所述第一外延掩模和所述第二外延掩模的任何部分都不留在所述第三电介质鳍的第二侧上，其中所述第二侧面向所述p型FinFET区域。

6.根据权利要求1所述的方法，其中，在所述第一外延工艺中，用于形成所述n型外延区域的n型半导体材料的一部分作为缺陷形成在所述p型FinFET区域中的电介质材料上，并且在所述第二外延工艺期间，所述缺陷被去除。

7.根据权利要求1所述的方法，其中，所述第二外延掩模和所述第一电介质鳍由相同的电介质材料形成。

8.根据权利要求7所述的方法，其中，所述第二外延掩模和所述第一电介质鳍两者都包括Si、O、C和N。

9.一种半导体结构，包括：

n型鳍式场效应晶体管FinFET区域和p型FinFET区域；

n型FinFET，位于所述n型FinFET区域中，其中，所述n型FinFET包括：

第一半导体鳍；

第一栅极堆叠，位于所述第一半导体鳍上；以及

n型源极/漏极区域，位于所述第一栅极堆叠旁边；

第一电介质鳍，位于所述n型FinFET区域中，其中，所述第一电介质鳍具有第一宽度；

p型FinFET，位于所述p型FinFET区域中，其中，所述p型FinFET包括：

第二半导体鳍；

第二栅极堆叠，位于所述第二半导体鳍上；以及

p型源极/漏极区域，位于所述第二栅极堆叠旁边；以及

第二电介质鳍，位于所述p型FinFET区域中，其中，所述第二电介质鳍具有小于所述第一宽度的第二宽度。

10.一种半导体结构，包括：

半导体衬底；

多个隔离区域，延伸到所述半导体衬底中；

第一n型源极/漏极区域和第二n型源极/漏极区域，延伸至高于所述多个隔离区域的顶表面；

第一电介质鳍，位于所述第一n型源极/漏极区域和所述第二n型源极/漏极区域之间，其中，所述第一电介质鳍具有在高于所述多个隔离区域的顶表面的第一水平处测量到的第一宽度和在低于所述多个隔离区域的顶表面的第二水平处测量到的第二宽度；

第一p型源极/漏极区域和第二p型源极/漏极区域，延伸至高于所述多个隔离区域的顶表面；以及

第二电介质鳍，位于所述第一p型源极/漏极区域和所述第二p型源极/漏极区域之间，其中，所述第二电介质鳍具有在所述第一水平处测量到的第三宽度和在所述第二水平处测量到的第四宽度，并且其中，所述第一宽度大于所述第三宽度。