[发明专利]一种基于FPGA的多通道高速串行LVDS数据整序方法及电路

说明书

本发明涉及超声数据处理技术领域，尤其涉及一种基于FPGA的多通道高速LVDS数据整序方法及电路。采用如下技术方案：将每片模数转换芯片的每个通道的每个输出端口均在FPGA芯片对应设置一个自动整序模块，每次上电开始时，均由自动整序模块对每个模数转换芯片的每个不同输出端进行时延调整值的精确设定，以克服在不同环境温度下，不同输出端的硬件参数的差异产生的差异性影响。本发明的优点在于：通过每次上电后进行动态最佳时序搜索与调节，有效解决了不同环境温度下、不同电路板、不同FPGA器件间存在时延差异的问题，确保获取采样数据的正确性和稳定性。同时各个通道并行独立整序，不仅能最大程度保证对各个通道差异性的自适应，同时也有效提高整序的效率。

技术领域

本发明涉及超声数据处理技术领域，尤其涉及一种基于FPGA的多通道高速LVDS数据整序方法及电路。

背景技术

随着超声相控阵和全聚焦技术的不断推广应用，支持的探头阵元数、硬件通道数越来越多，同时对直接关系到扫查速度的帧频也是要求越高越好。超声相控阵和全聚焦技术的前端目前已有采用LVDS接口的多通道高速串行模数转换器ADC对接收信号进行采样。由于环境温度、FPGA逻辑资源与时序、以及电路板的差分信号走线差异，容易造成信号传输延迟的差异，影响FPGA端稳定获取正常的高速前端信号数据。

对于超声相控阵和全聚焦技术的仪器来说，通道数一般在32通道以上。需要多片ADC对每个模拟信号通道进行模数转换，得到各通道的并行数字信号。目前已有单片高达8通道LVDS接口的ADC器件可用于对超声相控阵前端接收信号进行采样。LVDS低电压差分信号（Low-Voltage Differential Signaling），是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，其技术核心是采用极低的电压摆幅高速差动传输数据。在采样频率高达100MHz以上时，串行差分信号流在双倍数据速率DDR时的数据流频率达300MHz以上、单倍数据速率SDR时达600MHz以上。温度环境、FPGA逻辑时序、以及电路板的差分信号走线差异，均会产生信号传输延迟差异性，从而影响稳定获取正常的高速串行LVDS信号数据。例如，高速串行输入数据采样串行数据时钟锁存时时序不可靠，或者在串行数据解串为并行数据时，字节边界不稳定时可能出现上一个回波数据的高位出现在下一个数据的低位的异常，这些都可能导致输出的波形错误或者出现异常杂波毛刺等不稳定现象。

目前通常的解决方法是通过在ADC端设置测试码串行输出，在FPGA端的IDELAYE3延迟器进行数据流的固定值精确延迟，再在解串器端进行字识别，从而确定串行数据的字边界，获得正常的并行数据输出。IDELAYE3的固定延迟值通常是通过手动测试获取的特定条件下的理想值。该方法仍然无法解决数据处理异常的问题。

发明内容

本发明的目的在于提供一种基于FPGA的多通道高速串行LVDS数据整序方法机及电路，具体在于提供一种适应不同环境温度、不同电路板、不同FPGA器件的多通道高速串行LVDS数据整序方法及整序电路。

为达到上述目的，本发明采用如下技术方案：一种基于FPGA的多通道高速串行LVDS数据整序方法，包括如下步骤：

S01、将模数转换芯片设置为固定测试码输出模式，并将模数转换芯片各个输出端口输出的串行差分数据测试码分别输出至FPGA内与模数转换芯片的各个输出端一一对应的自动整序模块；每个自动整序模块均至少包括一个数据流延迟器、一个时序调整控制器、一个串并转换模块和一个可控移位转换器，模数转换芯片的输出端口输出的串行差分数据测试码输出至对应自动整序模块的数据流延迟器。

S02、将时序调整控制器的时延调整值输出至数据流延迟器，时序调整控制器的时延调整值初始值为0。

S03、数据流延迟器根据时延调整值将从模数转换芯片输入的串行差分数据测试码进行精确延迟后输出串行数据流至串并转换模块转换成并行数据。