[发明专利]一种基于FPGA的多通道高速串行LVDS数据整序方法及电路

权利要求书

1.一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：包括如下步骤：

S01、将模数转换芯片设置为固定测试码输出模式，并将模数转换芯片各个输出端口输出的串行差分数据测试码分别输出至FPGA内与模数转换芯片的各个输出端一一对应的自动整序模块；每个自动整序模块均至少包括一个数据流延迟器、一个时序调整控制器、一个串并转换模块和一个可控移位转换器，模数转换芯片的输出端口输出的串行差分数据测试码输出至对应自动整序模块的数据流延迟器；

S02、将时序调整控制器的时延调整值输出至数据流延迟器，时序调整控制器的时延调整值初始值为0；

S03、数据流延迟器根据时延调整值将从模数转换芯片输入的串行差分数据测试码进行精确延迟后输出串行数据流至串并转换模块转换成并行数据；

S04、串并转换模块输出的并行数据经过可控移位转换器进行循环移位后输出至时序调整控制器进行测试码的验证，并判断循环移位过程中测试码验证是否正确；

S05、时序调整控制器的时延调整值+1；

S06、若时延调整值不大于511，则重复进行步骤S03~S05，若时延调整值大于511，则进入下一步骤；

S07、选取验证码验证正确的时延调整值以及对应的可控移位转换器的移位状态，以此确定为该模数转换芯片输出端口对应的时序调整控制器和可控移位转换器的参数；

S08、模数转换芯片的各个输出端口对应时序调整控制器和可控移位转换器的参数均确定完成后，将模数转换芯片配置为正常工作模式，并根据步骤S07确定的时序调整控制器和可控移位转换器的参数对高速串行LVDS数据进行处理并从可控位移转换器输出并行数据。

2.根据权利要求1所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：当步骤S04中对测试码的验证首次出现由不正确转变为正确，则记录该验证正确的时延调整值为时延下限值，当步骤S04中对测试码的验证首次出现由正确转变为不正确时，则记录上一个验证正确的时延调整值为时延上限值，并在步骤S07中取时延下限值和时延上限值的中间值以及该中间值对应的可控移位转换器的移位状态为该模数转换芯片对应的时序调整控制器和可控移位转换器的参数。

3.根据权利要求2所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：所述时延下限值和时延上限值的初始值均为0，若对于所有的时延调整值在步骤S04中均验证正确，则记录时延上限值等于511。

4.根据权利要求3所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：若对于所有的时延调整值在步骤S04中均验证不正确，则对模数转换芯片进行复位并重复步骤S01~步骤S07。

5.根据权利要求2所述的一种基于FPGA的多通道高速串行LVDS数据整序方法，其特征在于：当步骤S04中对测试码的验证首次出现由正确转变为不正确，并记录下时延上限值后，直接跳到步骤S07进行时序调整控制器和可控移位转换器参数的确定。