[发明专利]一种基于Latch的异步逐次逼近转换逻辑结构

说明书

异步逐次逼近转换逻辑结构被广泛使用于现今的SAR ADC中，是SAR ADC实现逐次逼近算法的核心模块之一。传统的逻辑结构由于使用了D触发器作为基础元件，所需要的晶体管数量众多，导致该模块的面积与功耗较大。同时大量的数字逻辑翻转所产生的噪声将通过片内寄生耦合到模拟电路模块，影响整个系统的精度。本设计采用Latch结构代替D触发器进行锁存，在大大减少了晶体管数量的同时，通过专门的电路逻辑设计，避免了码字的错误锁存与电容翻转对Latch输出节点的影响，增强了整个系统的可靠性。

技术领域

本发明提出一种异步逐次逼近转换逻辑结构设计，属于模拟集成电路技术领域，由于其时钟为异步产生，因此不需要片外或片内产生一个高频时钟驱动逐次逼近算法的运行，适合作为逐次逼近型模数转换器的逻辑产生电路使用。

技术背景

模数转换器(Analog to Digital Converter，ADC)作为连接模拟域信号与数字域信号之间的桥梁，极大程度的影响着整个系统的性能。其中逐次逼近型模数转换器(Successive Approximation Register Analog to Digital Converter，SAR ADC)利用二进制算法实现模拟信号到数字信号的转换，具有芯片面积小、静态功耗低和数据输出不存在延迟等特点，因而受到了广泛的应用。作为逐次逼近算法的核心，逐次逼近寄存器逻辑影响了整个系统的运行速度与稳定性。

由于SAR ADC使用的是逐次逼近算法，若是采用传统的同步时钟逻辑，则驱动片内电容翻转的时钟将远大于其采样时钟(取决于SAR ADC位数)，而对于高速的运用场景，无论是通过片外注入还是片内产生如此高频时钟都是十分困难的。因此，片内自驱动的异步SAR逻辑时钟产生电路被设计出来解决这个问题。由于其时钟均为片内异步产生，不但天然的解决了上述问题，其自适应的时钟间隔也可以进一步降低每个采样周期所需量化时间，因此得到了广泛的使用。

随着精度的增加，ADC的数字逻辑也会因此成倍的增加，导致系统的功耗抬升。与此同时，在数模混合系统中，数字逻辑大量翻转所产生的噪声将通过片内寄生耦合到模拟电路上。同时由于封装bonding wire的寄生电感效应，数字模块的噪声也会被耦合到电源线上，影响整个系统的精度，这对于高精度ADC是极为不利的。

发明内容

一种异步逐次逼近转换逻辑。通过使用Latch结构代替D触发器结构，减小了逻辑电路面积与功耗。同时通过更可靠的逻辑设计，增强了锁存系统与时钟产生电路的稳定性，避免了传统动态逻辑对寄生的敏感性。

如图1为传统D触发器逐次逼近转换逻辑。需要注意的是图中只包含了异步时钟产生模块，实际使用中每一位还需要一个D触发器对比较器的输出码字进行锁存，因此D触发器的数目还需要翻倍，进一步增加系统的功耗与面积。如图2为本设计中的异步逐次逼近转换逻辑，其使用Latch结构进行锁存，并使用简单的逻辑控制电路产生时钟信号，大大减小了电路开销。

所述模块包括一个Latch结构，一个复位控制产生电路，一个输入先择电路和一个时钟产生电路。其中：Latch结构用于锁存当前位的比较器输出码字；复位控制产生电路用于产生复位信号将Latch上一次的锁存信息抹除并置为1；输入选择电路的作用是保证Latch的输入为对应位数的比较器输出，并在锁存发生之前与锁存结束后将比较器的输出与Latch的输入隔离开来，实现在复位时避免输入管与复位管的竞争，并在锁存结束后保持正反馈通路增强锁存信息的稳定性；时钟产生电路则用于产生下一级锁存的控制时钟。

附图说明

图1为传统D触发器逐次逼近转换逻辑结构示意图。

图2为本设计中的异步逐次逼近转换逻辑结构示意图。

具体实施方式

下面结合附图和具体实施例，对本设计进行详细的描述。