[发明专利]一种集成抗辐射高压SOI器件及其制造方法

说明书

本发明公开一种集成抗辐射高压SOI器件及其制造方法，属于半导体领域。在高压PMOS器件和高压ESD器件中同时形成第三P型掺杂区，高压ESD器件的触发电压由第三P型掺杂区和N型外延层的结击穿决定，根据电路的工作电压，可以进行该结击穿设计。集成的高压ESD器件，在第二P型掺杂区的表面引入第三P型掺杂区，增加了寄生三极管NPN器件的基区浓度，降低基区输运系数，避免单粒子辐射情况下，高压ESD器件提前开启，从而提高器件的抗单粒子闩锁能力，同时还提高了器件的维持电压。埋氧化层上面的第一P型掺杂区降低了寄生NPN三极管发射结并联电阻，提高寄生NPN三极管的开启门限，从而进一步提高ESD器件的抗单粒子闩锁能力。

技术领域

本发明涉及半导体技术领域，特别涉及一种集成抗辐射高压SOI器件及其制造方法。

背景技术

静电放电现象广泛存在于自然界中，它是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造以及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。静电保护(Electro-Static Discharge，ESD器件)设计是集成电路可靠性设计的重要组成部分，并且随着集成电路工艺的发展，会面临更多的挑战。研究可靠性高和静电保护性能强的静电放电保护器件和电路对提高集成电路成品率和可靠性具有不可忽视的作用。SCR(Silicon Controlled Rectifier，可控硅整流器)器件具有存在回滞特性、导通电阻小、占据芯片面积小、提供最大保护能力等优点，被广泛应用于解决ESD器件问题。空间辐射环境下，该结构被触发导通，在电源与地之间形成低阻抗大电流电路，导致电路无法正常工作，甚至烧毁的现象称为单粒子闩锁(SEL，Single Event Latch-up)。特别是对于抗辐射高压集成电路，由于工作电压高，电路和器件更容易发生ESD器件损伤。因此要使芯片在恶劣的辐照环境中正常工作，必须对集成电路进行抗SEL加固。

发明内容

本发明的目的在于提供一种集成抗辐射高压SOI器件及其制造方法，以解决背景技术中提出的抗辐射高压CMOS工艺中的ESD器件问题。

为解决上述技术问题，本发明提供了一种集成抗辐射高压SOI器件，包括依次形成的P型衬底、埋氧化层、N型外延层；所述N型外延层表面设置有高压NMOS器件、高压PMOS器件、高压ESD器件；

所述集成抗辐射高压SOI器件还包括隔离氧化层、栅氧化层、金属前介质层、第一P型掺杂区、第二P型掺杂区、第三P型掺杂区、第四P型掺杂区、第五P型掺杂区、第一N型掺杂区、第二N型掺杂区、多晶硅、多晶栅电极、源极金属电极、漏极金属电极、阳极金属电极、阴极金属电极；

第一N型掺杂区设置在高压NMOS器件中的第二P型掺杂区，第三P型掺杂区设置在高压PMOS器件中的N型外延层中；第一P型掺杂区在第二P型掺杂区下界面，设置在埋氧化层的上界面，第四P型掺杂区设置在第二P型掺杂区的上表面。

可选的，所述第四P型掺杂区表面设置有阳极金属电极。

本发明还提供了一种集成抗辐射高压SOI器件的制造方法，包括：

依次形成P型衬底、埋氧化层和顶层硅；采用离子注入工艺，在顶层硅上注入P型杂质，形成第一P型掺杂区；

在埋氧化层上形成N型外延层；在N型外延层上腐蚀深硅槽，并通过氧化工艺，在硅槽的侧壁氧化形成隔离氧化层；

采用淀积工艺，在深硅槽内填充多晶硅，多晶硅腐蚀后，在其上表面淀积隔离氧化层，形成深槽隔离结构；在高压NMOS器件和高压ESD器件区域注入P型杂质，并通过退火工艺形成第二P型掺杂区；

在高压NMOS器件中的第二P型掺杂区内注入N型杂质，并通过退火工艺形成第一N型掺杂区；在高压PMOS器件和高压ESD器件区域注入P型杂质，并通过退火工艺形成第三P型掺杂区；