[发明专利]半导体结构及其形成方法

说明书

一种半导体结构包括电源轨、位于电源轨上的第一源极/漏极导电部件、连接电源轨与第一源极/漏极导电部件的沟道；位于第一源极/漏极导电部件上的隔离部件，以及位于隔离部件上的第二源极/漏极导电部件，其中第一源极/漏极导电部件和第二源极/漏极导电部件的导电类型相反。本申请的实施例提供了半导体结构及其形成方法。

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

常规地，集成电路(IC)中的CMOS器件是由一对并排排列的NMOS晶体管和PMOS晶体管组成的。随着器件集成度的不断提高，在某些情况下，缩减这种结构变得更加困难。因此，尽管现有的半导体制造方法总体上已足以达到预期目的，但在各方面还不能完全令人满意。

发明内容

本申请的实施例提供了一种半导体结构，包括：电源轨；第一源极/漏极部件，设置在所述电源轨上方；通孔，将所述电源轨连接到所述第一源极/漏极部件；隔离部件，设置在所述第一源极/漏极部件上方；以及第二源极/漏极部件，设置在所述隔离部件上方，其中所述第一源极/漏极部件和第二源极/漏极部件具有相反的导电类型。

本申请的实施例提供一种形成半导体结构的方法，包括：提供一种结构，具有衬底、具有交替地堆叠在所述衬底上方的第一半导体层和第二半导体层的堆叠件的鳍、位于所述鳍上方的牺牲栅极结构、以及位于所述牺牲栅极结构的侧壁上的栅极间隔件；蚀刻与所述栅极间隔件相邻的鳍，以形成第一源极/漏极沟槽和第二源极/漏极沟槽；横向凹进暴露在所述第一源极/漏极沟槽和第二源极/漏极沟槽中的第二半导体层以形成间隙；在所述间隙中形成内部间隔件；在所述第一源极/漏极沟槽和第二源极/漏极沟槽中分别外延生长第一源极/漏极部件和第二源极/漏极部件；部分地去除所述第一源极/漏极部件和第二源极/漏极部件；在所述部分地去除之后，形成覆盖所述第二源极/漏极部件并暴露所述第一源极/漏极部件的硬掩模；在所述硬掩模就位的情况下，在所述第一源极/漏极部件上方沉积隔离材料；去除所述硬掩模；以及在所述隔离材料上方外延生长第三源极/漏极部件，并在所述第二源极/漏极部件上方外延生长第四源极/漏极部件，其中所述第一源极/漏极部件和第二源极/漏极部件具有第一导电类型，所述第三源极/漏极部件和第四源极类型源极/漏极部件具有与所述第一导电类型相反的第二导电类型。

本申请的实施例提供一种形成半导体结构的方法，包括：提供一种结构，具有衬底以及位于所述衬底上方的第一区域、第二区域和第三区域，所述第三区域具有在所述衬底上方交替堆叠的第一半导体层和第二半导体层的堆叠件；在所述第一区域、所述第二区域和所述第三区域的每个中蚀刻源极/漏极沟槽，其中在所述第三区域中的源极/漏极沟槽被蚀刻到所述第一半导体层和所述第二半导体层的堆叠件中；形成覆盖所述第一区域并暴露所述第二区域和所述第三区域的第一硬掩模；在所述第一硬掩模就位的情况下，在所述第二区域和所述第三区域的所述源极/漏极沟槽中外延生长第一类型的源极/漏极部件；形成覆盖所述第二区域并暴露所述第三区域的第二硬掩模；在所述第一硬掩模和所述第二硬掩模就位的情况下，在所述第三区域中部分地凹进所述源极/漏极部件；在所述部分地凹陷之后，形成暴露所述第三区域中的所述源极/漏极部件的第一个并且覆盖所述第三区域中的所述源极/漏极部件的第二个的第三硬掩模；以及在所述第一硬掩模、所述第二硬掩模和所述第三硬掩模就位的情况下，在所述第三区域中的所述源极/漏极部件的所述第一个上沉积隔离材料。

附图说明

当与附图一起阅读时，从以下详细描述中可以最好地理解本公开。需要强调的是，根据工业的标准实践，各种部件没有按比例绘制，仅用于说明目的。事实上，为了讨论的明确性，各种部件的尺寸可以任意增加或减少。

图1A、图1C、图1E、图1H和图1J示出了受益于本公开的各个方面的一些示例电路的示意图。

图1B、图1D、图1F、图1G、图1I和图1K示出了根据本公开的各方面构造的电路和器件。

图2A、图2B、图2C和图2D示出了根据本公开的各方面形成半导体器件的方法的流程图。