[发明专利]FinFET中单扩散区切断结构的制造方法在审

专利信息
申请号: 202110291474.6 申请日: 2021-03-18
公开(公告)号: CN113130402A 公开(公告)日: 2021-07-16
发明(设计)人: 李勇 申请(专利权)人: 上海华力集成电路制造有限公司
主分类号: H01L21/8238 分类号: H01L21/8238
代理公司: 上海浦一知识产权代理有限公司 31211 代理人: 郭四华
地址: 201203 上海市浦*** 国省代码: 上海;31
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摘要:
搜索关键词: finfet 扩散 切断 结构 制造 方法
【权利要求书】:

1.一种FinFET中单扩散区切断结构的制造方法,其特征在于,包括如下步骤:

步骤一、在半导体衬底上形成多个鳍体,各所述鳍体之间的间隔区域中填充有隔离介质层,所述隔离介质层的顶部表面低于所述鳍体的顶部表面;

步骤二、形成伪栅极结构,在栅极形成区域中,所述伪栅极结构覆盖在所述鳍体的侧面和顶部表面;所述伪栅极结构由第一栅介质层和第一多晶硅栅叠加而成;

步骤三、在所述伪栅极结构两侧的所述鳍体中形成嵌入式外延层;

步骤四、形成第零层层间膜,进行平坦化工艺使所述第零层层间膜的顶部表面和所述伪栅极结构的顶部表面相平;

步骤五、进行形成单扩散区切断结构的工艺,包括如下分步骤:

步骤51、光刻定义出所述单扩散区切断结构的形成区域;

步骤52、对所述单扩散区切断结构的形成区域内的所述伪栅极结构和所述伪栅极结构底部的所述鳍体的半导体衬底材料进行刻蚀形成第一凹槽;

步骤53、在所述第一凹槽中填充第一介质材料层,所述第一介质材料层具有应力且所述第一介质材料层的应力能和两侧相邻的所述嵌入式外延层的相互作用使所述嵌入式外延层的应力保持;

步骤54、对所述第一介质材料层进行回刻使所述第一介质材料层的顶部表面下降并在所述第一介质材料层之上形成所述第一凹槽的顶部子凹槽,所述顶部子凹槽的底部表面等于或高于所述鳍体的顶部表面,由回刻后的所述第一介质材料层组成所述单扩散区切断结构;

步骤55、在所述第一凹槽的顶部子凹槽中填充第二多晶硅层;

步骤六、进行金属栅置换工艺将各所述伪栅极结构都替换为金属栅极结构同时将所述第二多晶硅层都替换为第二金属栅极结构。

2.如权利要求1所述的FinFET中单扩散区切断结构的制造方法,其特征在于:所述半导体衬底包括硅衬底或SOI衬底。

3.如权利要求2所述的FinFET中单扩散区切断结构的制造方法,其特征在于:步骤一中,所述隔离介质层为氧化层且采用FCVD工艺沉积形成;在沉积所述隔离介质层之后,还包括对所述隔离介质层进行化学进行研磨和刻蚀工艺,使所述隔离介质层的顶部表面回刻到低于所述鳍体的顶部表面。

4.如权利要求2所述的FinFET中单扩散区切断结构的制造方法,其特征在于:步骤一中,所述鳍体通过对所述半导体衬底进行图形化刻蚀形成。

5.如权利要求4所述的FinFET中单扩散区切断结构的制造方法,其特征在于:各所述鳍体呈条形结构。

6.如权利要求1所述的FinFET中单扩散区切断结构的制造方法,其特征在于:所述第一栅介质层包括栅氧化层。

7.如权利要求5所述的FinFET中单扩散区切断结构的制造方法,其特征在于:步骤二中,所述第一多晶硅栅的顶部表面上还形成有第一硬质掩膜层;所述伪栅极结构的形成工艺包括如下分步骤:

依次形成所述第一栅介质层、所述第一多晶硅栅和所述第一硬质掩膜层;

对所述第一硬质掩膜层进行图形化刻蚀,使所述栅极形成区域中的所述第一硬质掩膜层被去除以及所述栅极形成区域外的所述第一硬质掩膜层保留;

以所述第一硬质掩膜层为掩膜对所述第一多晶硅栅和所述第一栅介质层进行刻蚀形成所述伪栅极结构。

8.如权利要求7所述的FinFET中单扩散区切断结构的制造方法,其特征在于:在俯视面上,所述伪栅极结构呈条形结构且所述伪栅极结构的条形结构和所述鳍体的条形结构垂直。

9.如权利要求7所述的FinFET中单扩散区切断结构的制造方法,其特征在于:步骤二中,所述伪栅极结构形成后还包括在所述伪栅极结构侧面形成侧墙的步骤。

10.如权利要求9所述的FinFET中单扩散区切断结构的制造方法,其特征在于:步骤三包括如下分步骤:

在所述伪栅极结构两侧的所述鳍体中形成第二凹槽;

在所述伪栅极结构两侧的所述第二凹槽中进行外延填充形成所述嵌入式外延层。

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