[发明专利]半导体封装载板及其制法与半导体封装制程

说明书

一种半导体封装载板及其制法与半导体封装制程，包括：绝缘层与嵌埋于该绝缘层中相互叠设的线路层与导电柱所形成的薄型化线路结构、以及形成于该绝缘层上的支撑结构，且该支撑结构设有外露出该导电柱的穿孔，以于后续进行封装作业前，可先进行该封装载板的电性检测与筛选，以令后续封装作业不会误用到功能有瑕疵的封装载板，故能避免耗损功能正常的电子元件。

技术领域

本发明有关一种半导体封装基板，尤指一种薄化产品的半导体封装载板及其制法与半导体封装制程。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了提高多层电路板的布线精密度，业界遂发展出一种增层技术(Build-up)，也就是在一核心板(Core board)的两表面上分别以线路增层技术交互堆叠多层的介电层及线路层，并于该介电层中开设导电盲孔(Conductive via)以供上下层线路之间电性连接。

然而，由于该核心板的厚度约30至50微米(um)，致使封装基板难以符合薄化需求，故为了满足微型化(miniaturization)的需求，发展出无核心层(coreless)的封装技术。

图1A至图1B为现有半导体封装件的制法的剖面示意图，如第TW201913906号专利公开案。

如图1A所示，提供一封装基板1，其具有线路层11及一支撑件12，该支撑件12具有多个外露部分该线路层11的开口120，且该支撑件12为绝缘板材、半导体板材或金属板材。

于后续对该封装基板1进行电性检测时，将一检测探针经由该开口120电性连接该线路层11。

如图1B所示，待确认该封装基板1的线路层11呈现正常状态后，进行封装制程，设置至少一半导体芯片10于该封装基板1上，并使该半导体芯片10电性连接该线路层11，且以一包覆层13包覆该半导体芯片10。于封装制程后，可采用化学蚀刻方式移除支撑件12。

应可理解地，当检测该封装基板1的线路层11呈现不正常的状态时，则报废该不良的封装基板1，而不会对该不良的封装基板1进行封装制程。

然而，现有半导体封装件的制法中，该支撑件12为绝缘板材、半导体板材或金属板材，故其不易形成该开口120，且该开口120的对位误差过大，致使于后续对该封装基板1进行电性检测时，该检测探针容易插错开口120而误触该线路层11，故于封装作业前针对该封装基板1进行电性检测与筛选的作业容易发生错误，造成于封装制程时(如图1B所示)，容易将功能正常的半导体芯片10接置于功能有瑕疵的封装基板1上，导致必须将原本功能正常的半导体芯片10与功能有瑕疵的封装基板1一并报废，因而大幅增加该半导体封装件1的整体制作成本。

另外，第TW I531038号专利亦配置有一具有开口的支撑载板，但其仍有开口的对位误差过大的问题。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明提供一种半导体封装载板及其制法与半导体封装制程，能降低该电子封装件的整体制作成本，且提高后续生产效率。

本发明第一方面提供一种半导体封装载板，包括：线路结构，包含：多个线路层，各具有相对的第一电性面与第二电性面；多个导电柱，各具有相对的第一端面与第二端面，并以其第二端面立设于该线路层的第一电性面上；多个绝缘层，各具有相对的第一表面与第二表面，且用以包覆该线路层与该导电柱，以令其中一侧的导电柱的第一端面外露于该绝缘层的第一表面，且令另一侧的线路层的第二电性面外露于该绝缘层的第二表面；以及支撑结构，其设于该线路结构的其中一侧的绝缘层的第一表面上，且该支撑结构形成有至少一穿孔以外露出该导电柱的第一端面，其中，该支撑结构为一感光型绝缘材，且该支撑结构为可移除抛弃式结构。