[发明专利]一种亚阈值动态延迟型PUF电路

权利要求书

1.一种亚阈值动态延迟型PUF电路，其特征在于包括结构相同的两个混合延迟单元、第一反相器和判决器，两个所述的混合延迟单元分别采用动态亚阈值逻辑电路结构，每个所述的混合延迟单元中具有能够产生电荷分享效应的并联电荷分享阵列，每个所述的混合延迟单元分别具有时钟端、五个信号输入端和输出端，所述的判决器具有第一时钟端、第二时钟端、第一输入端、第二输入端和输出端，两个所述的混合延迟单元的时钟端、所述的第一反相器的输入端和所述的判决器的第一时钟端连接且其连接端为所述的亚阈值动态延迟型PUF电路的时钟端，所述的亚阈值动态延迟型PUF电路的时钟端接入时钟信号CLK，所述的第一反相器的输出端和所述的判决器的第二时钟端连接，两个所述的混合延迟单元的五个信号输入端一一对应连接后作为所述的亚阈值动态延迟型PUF电路的五个信号输入端，所述的亚阈值动态延迟型PUF电路的五个信号输入端接入5位激励信号C₀C₁C₂C₃C₄，将两个所述的混合延迟单元分别称为第一混合延迟单元和第二混合延迟单元，所述的第一混合延迟单元的输出端与所述的判决器的第一输入端连接，所述的第二混合延迟单元的输出端与所述的判决器的第二输入端连接，所述的判决器的输出端为所述的亚阈值动态延迟型PUF电路的输出端，所述的亚阈值动态延迟型PUF电路的输出端输出响应信号；时钟信号CLK用于控制所述的亚阈值动态延迟型PUF电路的工作状态，当时钟信号CLK为低电平时，所述的亚阈值动态延迟型PUF电路处于预充电状态,两个所述的混合延迟单元的输出端都输出高电平，此时所述的判决器的输出端输出的响应信号为低电平，当时钟信号CLK为高电平时，所述的亚阈值动态延迟型PUF电路进入求值阶段，由于两个所述的混合延迟单元均接入相同的5位激励信号C₀C₁C₂C₃C₄，此时两个所述的混合延迟单元的输出端都输出低电平，但是由于两个所述的混合延迟单元存在工艺偏差，两个所述的混合延迟单元的输出端呈现不同的下拉速度，两个所述的混合延迟单元的输出端输出的低电平将在不同时间到达所述的判决器，若所述的第一混合延迟单元的输出端输出的低电平先到达所述的判决器，此时所述的判决器的输出端输出的响应信号为高电平，若所述的第二混合延迟单元的输出端输出的低电平先到达所述的判决器，此时所述的判决器的输出端输出的响应信号为低电平。