[发明专利]一种支持多读多写的寄存器组电路装置

说明书

本发明是一种支持多读多写的寄存器组电路装置，包括：多端口写选择控制器，写选择阵列，寄存器组文件装置，读选择器。本发明用于多发射多执行处理器对寄存器组装置的多读多写处理，提高了处理效率。

技术领域

本发明属于计算机硬件、超标量顺序处理器设计领域，数字集成电路设计领域，具体涉及一种处理器核心微架构及寄存器组文件装置。

背景技术

专利US6370623B1从数字集成电路单元的基础上设计了一种支持不同数据宽度的多读写端口的寄存器组文件。这种设计方法需要与模拟电路设计技术、高精度的生产工艺库以及集成电路后端流程配合。

专利CN1501292A给出了比较完整的多端口寄存器组文件及其设计方法。但是该发明对多个寄存器bank的控制没有给出说明，另外该发明对于写选择生成器的设计过于简单，不能处理多个写端口同时命中同一个一般寄存器地址时的冲突问题。

专利WO2010025074A1（PCT/US2009/054421）发明了一种用于多线程处理器的基于锁存器的寄存器组文件装置，并给出了一个优化例，采用锁存器来优化寄存器组文件的设计。该发明没有对实现方法做进一步说明，实际上实现当中的时钟同步问题将非常复杂。

发明内容

本发明提供一种支持多读多写的寄存器组电路装置的实现方法，主要针对解决这些问题：

多端口同时写同一个寄存器地址；

对于多寄存器窗的寄存器组文件装置的控制装置的设计问题；

相应的数字电路低功耗设计问题。

为处理上述多端口写冲突，本发明结合处理器流水线微架构设计，提供了一种多端口写选择控制器装置，该多端口写选择控制装置包括若干相互耦合的写优先级比较器，将低优先级的写使能关闭，从而令高优先级的数据写入寄存器。

为实现多寄存器窗的读写控制目的，本发明设计了窗数据写选择器和窗数据读选择器，其特征为，以第一级若干与门，得到输入数据和输入控制之间的逻辑积，再以第二级多端口或门，得到逻辑积后的逻辑和。

为实现相应数字电路设计中的低功耗问题，采取了所述上述组合逻辑电路的设计形式，还采取了门控时钟的设计，时钟门控信号来自多端口写选择信号生成器。

本发明的效果在于：

1、简化了超标量处理器多写回的控制复杂度

2、多端口寄存器组文件提高了超标量处理器性能

3、降低电路功耗，更适合在低成本嵌入式ASIC芯片上实现。

附图说明

图1为本发明一种具有同步多端口的寄存器组文件的结构图；

图2为本发明所述超标量处理器流水线的结构及设计方法图；

图3为本发明所述多端口写选择生成器中的一个写优先级比较器结构图；

图4为本发明所述多端口数据选择器结构图

图5为本发明所述多端口写选择阵列结构图

图6左侧为窗数据写选择器结构图，中为寄存器结构图，右为本发明为寄存器的时钟门控单元优选的一个实施例；

图7为本发明所述读选择装置总体结构图；

附图标记说明

具体实施方式

下面通过附图和实施例，对本发明进一步详细描述。

图1为本发明一种具有同步多端口的寄存器组文件的结构图。所述硬件装置包括：

多个写端口，每个用于接收写入数据；

多端口写选择控制器，用于处理多个写端口的优先级别；

多端口写选择阵列，受控于写选择信号，以一种与或门的设计形式，输出写数据；