[发明专利]超导处理器及其输入输出控制模块

说明书

提供一种用于超导处理器的输入输出控制模块，包括：取指令状态寄存器，用于指示取指令状态或者非取指令状态，以及用于将指令地址输出到内存；读数据等待状态寄存器，用于根据处理器的读数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到内存；读数据状态寄存器，用于指示读数据状态，以及用于将读数据地址输出到内存；写数据等待状态寄存器，用于根据处理器的写数据请求以及取指令状态寄存器由取指令状态转换至非取指令状态，将写数据地址和写数据内容由暂存转换为输出到内存；写数据状态寄存器，用于指示写数据状态，以及用于将写数据地址和写数据内容输出到内存。

技术领域

本发明涉及超导电子电路领域，特别涉及一种超导处理器及其输入输出控制模块。

背景技术

目前的RSFQ超导处理器主流设计是利用行波流水，数据通路上任意一条路径经过一个逻辑门都要求其他所有数据路径都经过一个逻辑门来实现时钟对齐，如果没有相应的逻辑门元件，就要在数据通路上添加D触发器(DFF)来实现行波流水。如图1A和图1B所示，图1A是没有实现行波流水的超导逻辑电路的示意图，图1B是添加四个DFF器件实现行波流水的超导逻辑电路的示意图。由图1B可以看出，在添加四个DFF之后，数据通路的任意一条路径经过的超导逻辑器件的数量相等，实现了行波流水。

图1A和图1B中的逻辑门元件就是RSFQ超导逻辑门，由于其物理特性，所有逻辑门元件都需要有一个时钟信号来驱动，时钟信号和数据信号一样，都是单磁通量子。DFF也是如此，有一个时钟接入端口，时钟信号到来时，会把上一个时钟周期内从数据输入端收到的信号发送到数据输出端输出。

行波流水电路的特点是数据整体进入运算逻辑电路后，就在电路中连续运算传输下去，直到电路末端输出结果。这种使用行波流水的超导电路可以实现很高的运行频率，其特点在于每个逻辑门元件都需要时钟驱动，因此在没有逻辑门的纵向流水级，需要添加DFF触发器，同一个纵列(如图1B中虚线框所示的列1、列2和列3)组成一级行波流水级。因此在每个时钟周期都可以从数据输入端输入一组数据，然后每当时钟信号到来，数据流都会向下一级流动。但是与传统流水线概念不同，由于超导信号的传输需要通过约瑟夫森传输线(JTL)传递，其传播速度远低于电信号的传输速度，因此一条跨越若干流水级的JTL会造成极大的时间延迟，虽然超导电路可以很高速的运行，但是很难做到数据反馈。也就是说数据是“一次性”输入，“一次性”输出的，中间如果有需要数据前递，将会面临极大的设计困难。

同时，在现有的半导体处理器设计(例如，经典的五级流水线架构)中，通过下一级的反馈信号对上一级的流水线级进行控制，因此各级流水线之间存在很多反馈信号控制线，跨越多个流水级进行传递。这在使用导线传递电平信号时，可以忽略数据传输时间，因为电场信号在导体中传递速度达到光速量级。然而在RSFQ超导电路中，这样规模的磁通量子传导线JTL造成的时延是相当大的，跨越两个流水级距离的JTL造成的时延可能远超电路运行的时钟周期。这意味着在一个时钟周期内，反馈数据信号将难以达到目的地，然而反馈信号的作用就是及时控制流水线的运行状态，如果延迟若干个时钟周期才到达，将会引起很多运行问题，因此现有的半导体处理器设计不适用于RSFQ超导处理器。

发明内容

基于现有技术的上述缺陷，本发明提出一种用于超导处理器的输入输出控制模块，包括：

取指令状态寄存器，用于指示取指令状态或者非取指令状态，其根据所述处理器的取指令请求以及是否完成取指令操作设置，以及用于将指令地址输出到内存，所述内存用于存储所述超导处理器执行的指令和数据；

读数据等待状态寄存器，用于根据所述处理器的读数据请求以及所述取指令状态寄存器由所述取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到所述内存；

读数据状态寄存器，用于指示读数据状态，其根据所述处理器的读数据请求以及非取指令状态设置，以及用于将读数据地址输出到所述内存；