[发明专利]超导处理器及其输入输出控制模块

权利要求书

1.一种用于超导处理器的输入输出控制模块，包括：

取指令状态寄存器，用于指示取指令状态或者非取指令状态，其根据所述处理器的取指令请求以及是否完成取指令操作设置，以及用于将指令地址输出到内存，所述内存用于存储所述超导处理器执行的指令和数据；

读数据等待状态寄存器，用于根据所述处理器的读数据请求以及所述取指令状态寄存器由所述取指令状态转换至非取指令状态，将读数据地址由暂存转换为输出到所述内存；

读数据状态寄存器，用于指示读数据状态，其根据所述处理器的读数据请求以及非取指令状态设置，以及用于将读数据地址输出到所述内存；

写数据等待状态寄存器，用于根据所述处理器的写数据请求以及所述取指令状态寄存器由所述取指令状态转换至非取指令状态，将写数据地址和写数据内容由暂存转换为输出到所述内存；

写数据状态寄存器，用于指示写数据状态，其根据所述处理器的写数据请求以及非取指令状态设置，以及用于将写数据地址和写数据内容输出到所述内存；

其中，所述读数据等待状态寄存器接收到所述处理器的读数据请求，且此时处于取指令状态时，所述读数据等待状态寄存器指示读数据等待状态，以及

其中，所述写数据等待状态寄存器接收到所述处理器的写数据请求，且此时处于取指令状态时，所述写数据等待状态寄存器指示写数据等待状态；

其中，所述输入输出控制模块还包括判断模块，其被配置为根据当前状态判断从内存读回的数据或指令的类型，

如果此时处于取指令状态，则指示读回的信息为指令内容，所述判断模块将该取回的指令传输至所述处理器的译码组合电路，如果此时处于读数据状态，则指示读回的信息为数据读回，所述判断模块将该取回的数据传输至所述处理器的写回组合电路。

2.根据权利要求1所述的用于超导处理器的输入输出控制模块，其中，所述输入输出控制模块还包括第一信号选择模块、数据地址缓存寄存器以及数据地址输出寄存器，所述第一信号选择模块被配置为：

当所述读数据等待状态寄存器指示读数据等待状态或者所述写数据等待状态寄存器指示写数据等待状态时，将读/写数据地址输出至数据地址缓存寄存器中，而当所述读数据等待状态寄存器没有指示读数据等待状态且所述写数据等待状态寄存器没有指示写数据等待状态时，将读/写数据地址输出至数据地址输出寄存器中。

3.根据权利要求1所述的用于超导处理器的输入输出控制模块，其中，所述输入输出控制模块还包括第二信号选择模块、数据内容缓存寄存器以及数据内容输出寄存器，所述第二信号选择模块被配置为：

当所述写数据等待状态寄存器指示写数据等待状态时，将写数据内容输出到所述数据内容缓存寄存器中，而当所述写数据等待状态寄存器没有指示写数据等待状态时，将写数据内容输出到所述数据内容输出寄存器中。

4.根据权利要求2所述的用于超导处理器的输入输出控制模块，其中，所述输入输出控制模块还包括第三信号选择模块，所述第三信号选择模块被配置为：

当所述取指令状态寄存器指示取指令状态时，将指令地址输出至内存；而当所述读数据状态寄存器指示读数据状态或者所述写数据状态寄存器指示写数据状态时，将所述数据地址输出寄存器中存储的读/写数据地址输出至内存。

5.根据权利要求2所述的用于超导处理器的输入输出控制模块，其中，当处于读数据等待状态时，如果此时所述读数据等待状态寄存器检测到指令读取完成，则将所述读数据等待状态寄存器的值输出至读数据状态寄存器，使得读数据等待状态结束，并且所述读数据状态寄存器指示读数据状态，并同时将数据地址缓存寄存器的内容输出到数据地址输出寄存器中，以输出至内存。

6.根据权利要求3所述的用于超导处理器的输入输出控制模块，其中，当处于写数据等待状态时，如果此时所述写数据等待状态寄存器检测到指令读取完成，则将所述写数据等待状态寄存器的值输出至写数据状态寄存器，使得写数据等待状态结束，并且所述写数据状态寄存器指示写数据状态，同时将数据内容缓存寄存器的内容输出到数据内容输出寄存器中，以输出至内存。