[发明专利]用于低供电电压操作的感测放大器架构

说明书

本发明题为“用于低供电电压操作的感测放大器架构”。本发明描述了用于通过在感测操作期间动态调整数据锁存器晶体管的体效应来减少存储器单元感测操作(诸如存储器读取操作)的每位能量的系统和方法。执行存储器单元感测操作所需的能量的显著分量可对应于通过感测放大器电路内的数据锁存器的低阈值电压(VT)晶体管的寄生电流。为了在使用降低的数据锁存器的供电电压的同时降低存储器单元感测操作的每位能量，可动态调整数据锁存器内选定数量的低VT晶体管的体效应，使得在将新数据锁存到数据锁存器中期间体效应最小化或不存在，然后在将新数据锁存到数据锁存器中之后增大体效应。

背景技术

便携式消费电子器件需求的增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器(SSD)。半导体存储器设备可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。

半导体存储器管芯通常被放置到封装中以便更容易地处理和组装，并且保护管芯免受损坏。虽然管芯的英文“die”的复数形式是“dice”，但是将“die”用作复数形式以及单数形式是常见的行业惯例。在一个示例中，一个或多个半导体存储器管芯和其他集成电路(诸如处理器)可以被包裹在封装内，其中管芯可以在封装内堆叠在另一管芯顶部。封装可包括表面安装封装，诸如BGA封装或TSOP封装。在封装内竖直堆叠多个管芯(例如，在单个封装内堆叠八个管芯)的一个益处是可减小总体形状因数和封装尺寸。在一些情况下，封装可包括堆叠式多芯片封装、系统级封装(SiP)或芯片堆叠式多芯片模块(MCM)。堆叠管芯之间的竖直连接件(包括穿过管芯的衬底(例如，通过硅衬底)的直接竖直连接件)可在管芯接合之前或之后在每个管芯内形成。竖直连接件可包括硅通孔(TSV)。

附图说明

类似编号的元件是指不同的图中的共同部件。

图1是描绘存储器系统的一个实施方案的框图。

图2A描绘了两个独立管芯的一个实施方案。

图2B描绘了包括存储器阵列管芯和CMOS管芯的多个堆叠管芯的一个实施方案。

图3A至图3B描绘了集成存储器组件的各种实施方案。

图4是单片三维存储器结构的一个实施方案的一部分的透视图。

图5描绘了阈值电压分布。

图6A是描述将数据值分配给数据状态的一个示例的表。

图6B描绘了在编程操作期间施加到所选择的字线的一系列编程和验证脉冲的一个实施方案。

图7描绘了多个堆叠管芯的一个实施方案。

图8A描绘了感测放大器的一部分的一个实施方案。

图8B描绘了与图8A中所描绘的感测放大器的部分的操作相对应的电压波形的一个实施方案。

图8C描绘了数据锁存器的一个实施方案。

图8D至图8I描绘了图8C中描绘的低VT NMOS晶体管的剖视图的各种实施方案。

图8J示出了数据锁存器的替代实施方案。

图9A至图9B描绘了描述用于在感测操作期间动态调整感测放大器电路内的数据锁存器晶体管的体效应的过程的一个实施方案的流程图。

图9C至图9D描绘了描述用于在感测操作期间动态调整感测放大器电路内的数据锁存器晶体管的体效应的过程的另选实施方案的流程图。