[发明专利]一种具有自阻匹配的三维介质腔TSV互连结构

说明书

本发明公开了一种具有自阻匹配的三维介质腔TSV互连结构，包括一上一下设置的顶层介质层和底层介质层，且顶层介质层与底层介质层之间通过半导体硅衬底相连接，顶层介质层与底层介质层之间还具有TSV导体柱介质腔，TSV导体柱介质腔中插设有若干个TSV导体柱，TSV导体柱的上端贯穿顶层介质层的表面后与一顶层互连线相连接，TSV导体柱的下端贯穿底层介质层的表面后与一底层互连线相连接。本发明将所述的自阻匹配三维TSV互连结构的顶层互连线设计为非均匀互连线，即顶层互连线的宽度按照切比雪夫多项式变化，使得其特征阻抗与负载阻抗相匹配，用以降低该三维信号通道中的高速信号反射现象，进而提高高速信号的传输质量，降低高速三维互连系统的功耗与延时。

技术领域

本发明涉及集成电路制造、集成电路封装和微系统封装技术领域，尤其是涉及一种具有自阻匹配的三维介质腔TSV互连结构。

背景技术

半导体工艺技术的进步以及人们对电子设备越来越高的要求使得集成电路朝着小型化、高密度、低功耗、高速度的方向迅速发展。三维集成电路的垂直互连技术不仅使得系统的集成密度大大提高。随着现代半导体工艺的迅速发展以及人们对高速电子产品的追求，互连线的大幅度缩短以及系统积极的减小都使得集成电路的工作频率显著提高。同时，这也导致集成电路中各种损耗的增加，传输互连系统的行为不再像简单的理想导线，而会呈现出高频效应，像传输线一样把电信号耦合到相邻的器件或者互连系统中，或者是从相邻的器件及互连系统中接收到电信号。这些现象是由于器件或者互连线之间的电磁场相互作用并且引起能量耦合，统称其为串扰。

在高速电路中，串扰现象是非常普遍的，如果不能合理的处理这些串扰，则很可能会破坏集成系统的时序，产生诸如振铃、反射、近端串扰、开关噪声、非单调性、地弹、衰减以及容性负载等，并对互连通道中的信号波形产生坏的影响，进而导致系统的非正常工作，称这些现象为信号完整性问题。随着时钟频率的日益提高，信号完整性问题相应的随之日趋严重，对于时钟频率超过100MHz上升边小于1ns时，信号完整性效应就变得重要了。对于三维立体集成电路而言，高速的信号频率会导致比平面电路更加严峻的信号完整性以及散热等问题。而对高频甚至微波频率范围内的三维集成系统，其内部的各个功能模块的作用及工艺技术不尽相同，因而其对模块间时序的良好转换有着更高的要求，使得信号完整性问题也更为严峻。因此，如何解决由TSV引入的三维高速互连系统中的信号完整性问题成为至关重要的任务。

发明内容

有鉴于此，本发明的目的在于提供一种具有自阻匹配的三维介质腔TSV互连结构，以降低高速三维信号通道中的信号反射问题，进而提高高频信号的传输质量，降低系统的功耗与延迟。

为实现上述目的，本发明采用以下内容：

一种具有自阻匹配的三维介质腔TSV互连结构，包括一上一下设置的顶层介质层和底层介质层，且顶层介质层与底层介质层之间通过半导体硅衬底相连接，顶层介质层与底层介质层之间还具有TSV导体柱介质腔，所述TSV导体柱介质腔中插设有若干个TSV导体柱，所述TSV导体柱的上端贯穿顶层介质层的表面后与一顶层互连线相连接，TSV导体柱的下端贯穿底层介质层的表面后与一底层互连线相连接，其中，TSV导体柱和底层互连线构成顶层互连线的负载，所述顶层互连线为非均匀互连线设计，并且顶层互连线的宽度按照切比雪夫多项式变化。

本发明将所述的自阻匹配三维TSV互连结构的顶层互连线设计为非均匀互连线，即顶层互连线的宽度按照切比雪夫多项式变化，使得其特征阻抗与负载阻抗相匹配，用以降低该三维信号通道中的高速信号反射现象，进而提高高速信号的传输质量，降低高速三维互连系统的功耗与延时。

优选的是，所述顶层互连线的宽度按照切比雪夫多项式的变化规律逐渐减小。

优选的是，该切比雪夫多项式的公式为：T_n(x)＝2xT_n-1(x)-T_n-2(x)。