[发明专利]NOR型存储器件及其制造方法及包括存储器件的电子设备

说明书

公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：设置在衬底上的多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相相交之处限定存储单元。

技术领域

本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，也期望能够单独调节源/漏区与沟道中的掺杂水平。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。

根据本公开的一个方面，提供了一种竖直型存储器件，包括：设置在衬底上的多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相交之处限定存储单元。

根据本公开的另一方面，提供了一种制造竖直型存储器件的方法，包括：在衬底上设置多个器件层，每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层；形成相对于衬底竖直延伸以穿过各个器件层中的叠层的加工通道；以及在加工通道中形成栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层，在栅堆叠与叠层相交之处限定存储单元。

根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。

根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。另外，各层可以分别掺杂，从而能够实现对源/漏区与沟道区中掺杂水平的分别调节。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至11(c)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；

图12(a)和12(b)示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；

图13示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；

图14和15示出了根据本公开另一实施例的制造NOR型存储器件的流程中部分阶段的示意图；

图16(a)至17(b)示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；

图18示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，

其中，图2(a)、7(a)、11(a)、12(a)是俯视图，图2(a)中示出了AA′线、BB′线的位置，

图1、2(b)、3至6、7(b)、8(a)、9(a)、10(a)、11(b)、12(b)、16(a)、17(a)是沿AA′线的截面图，