[发明专利]沟槽隔离结构的制备方法

说明书

本发明提供一种沟槽隔离结构的制备方法，其中所形成的第一氮化层，不仅能作为沟槽隔离结构的一部分起到辅助隔离的效果，还在去除第一氧化层时作为刻蚀阻挡层，避免衬底被刻蚀，保护沟槽的形貌。且为避免HARP对第二区域中后续形成的PMOS的迁移率造成影响，在形成第一氧化层后，去除第二沟槽中的至少部分第一氧化层，并采用HDPCVD进行二次填充，以形成第二氧化层。不仅保证后续形成PMOS的性能，还通过这一步骤，去除第一氧化层中可能存在的孔隙等填充缺陷。同时，因去除第一氧化层使第二沟槽的深度较浅，则有利于形成致密的所述第二氧化层，避免二次填充缺陷。故本发明不但同时保障了后续形成NMOS和PMOS的迁移率，极大地提高了器件性能，且制备成本低，工艺简单。

技术领域

本发明涉及半导体器件制造技术领域，特别涉及一种沟槽隔离结构的制备方法。

背景技术

在半导体制造领域，现常用的制备浅沟槽隔离结构（shallow trench isolation，简称STI）的方法主要包括：高密度等离子体化学气象沉积工艺（High Density Plasmachemical vapor deposition，简称HDPCVD）和高深宽比工艺（High Aspect Ratio Process，简称HARP）。这两种方法各有其优缺点，其中，高密度等离子体化学气象沉积工艺具有良好填充能力、较好薄膜沉积特性和较高填充效率。而相比之下，高深宽比工艺填充沟槽的深宽能力较强，更适用于沟槽较深的的半导体器件。

此外，采用高密度等离子体化学气象沉积工艺（HDPCVD）形成浅沟槽隔离结构会使有源区受到压缩力(compressive)的影响，虽然不影响PMOS晶体管的迁移率（mobility），但是对NMOS的迁移率影响比较大。而采用高深宽比工艺（HARP）形成浅沟槽隔离结构则会使有源区受到张力(tensile)的影响，虽然不影响NMOS晶体管的迁移率，但对PMOS的迁移率影响比较大。因此，采用高密度等离子体化学气象沉积工艺会影响NMOS的性能，采用高深宽比工艺会影响PMOS的性能。并且，两种方法均可能使得浅沟槽隔离结构中出现间隙、孔洞等填充缺陷，尤其是HDP方式，填充深宽比相对HARP能力较弱，使得形成的隔离结构中更易出现孔洞等填充缺陷。

其中，在制备静态随机存取存储器（Static Random-Access Memory，SRAM）时，PMOS所在区域的的浅沟槽隔离的宽度比NMOS区域等其他区域中的浅沟槽隔离窄，则单纯采用HDPCVD或HARP工艺进行填充时，均易出现间隙、孔洞等填充缺陷，这些缺陷会导致漏电流或短路失效等问题，严重影响器件的性能。

因此，需要一种新的沟槽隔离结构的制备方法，以实现同时保证NMOS和PMOS的性能，并且能够避免因出现间隙、孔洞或其他填充缺陷而导致的漏电流或短路失效等问题。

发明内容

本发明的目的在于提供一种沟槽隔离结构的制备方法，以解决如何提高NMOS和PMOS性能的问题。

为解决上述技术问题，本发明提供一种沟槽隔离结构的制备方法，包括：

提供一衬底，所述衬底包括用于形成NMOS晶体管的第一区域和用于形成PMOS晶体管的第二区域，且在所述第一区域中形成有多个第一沟槽，在所述第二区域中形成有多个第二沟槽；

形成第一氮化层，所述第一氮化层覆盖所有所述第一沟槽和所有所述第二沟槽的内壁；

采用高深宽比工艺形成第一氧化层，所述第一氧化层填充所有所述第一沟槽和所有所述第二沟槽；

去除所有所述第二沟槽中的至少部分所述第一氧化层；

采用高密度等离子体化学气相沉积工艺形成第二氧化层，所述第二氧化层填充所有所述第二沟槽。

可选的，在所述的沟槽隔离结构的制备方法中，在去除所有所述第二沟槽中的至少部分所述第一氧化层之前，对所有所述第二沟槽中的所述第一氧化层执行离子注入工艺，其中注入的离子包括四价离子。