[发明专利]三维存储器及其制作方法

说明书

本发明提供了一种三维存储器及其制作方法。该方法包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体中形成贯穿至衬底并沿第一方向排列的多个沟道孔阵列，并在各沟道孔阵列中的沟道通孔中形成沟道结构；在堆叠体中形成贯穿至衬底的虚拟沟道孔列，各虚拟沟道孔列位于相邻沟道孔阵列之间，且各虚拟沟道孔列中的虚拟沟道孔沿第二方向分布，在各虚拟沟道孔中形成填充部以形成虚拟沟道结构；将堆叠体中的牺牲层置换为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极；在栅极堆叠结构表面形成顶部选择栅切线，顶部选择栅切线贯穿虚拟沟道孔列中各填充部的顶部。上述方法有利于器件存储密度的提升。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。

背景技术

为了不断提高存储器密度容量，并且缩小存储器关键尺寸具有一定物理限制，因此，很多存储器设计与生产厂商改变了传统的2D集成模式，采用三维堆叠技术提高NAND闪存存储器的存储密度。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成牺牲层和隔离层交替层叠的堆叠体，并对堆叠体刻蚀形成沟道通孔(Channel Hole，CH)，在沟道通孔中形成沟道结构后，在堆叠体中形成栅极隔槽(Gate Line Slit，GLS)，然后去除牺牲层以填充与沟道结构接触的控制栅结构，并在栅极隔槽中形成共源极。

并且，通过设置具有分区的顶部选择栅(Top Selective Gate，TSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，并降低存储器功耗，减少RC延迟。目前，通常通过引入顶部选择栅切线(Top Select Gate Cut，TSG Cut)作为隔离结构，对顶部选择栅进行分隔，以获得各个选择栅的分区结构。

目前，通常在相邻两个栅极隔槽之间设置9行沟道，这9行沟道对应于一个顶部选择栅，称为“9孔沟道阵列(9Hole Array Channel Hole)”。在9孔沟道阵列中，通常顶部选择栅极通过1个顶部选择栅切线而被分割为两部分。将9孔沟道阵列增加到更多的孔可以明显减少栅极隔槽的数量，被认为是一种可以提高3D NAND存储密度的方法。

然而，将9孔沟道阵列增加到更多的孔不仅会使栅极隔槽的数量减少，还会使栅极隔槽的间距(pitch)增加，此时若先形成顶部选择栅切线，在形成控制栅结构的步骤中，顶部选择栅切线会影响沉积气体在移除牺牲层后形成的孔道中的扩散，从而影响顶部选择栅切线两侧控制栅结构的形成。因此，需要将顶部选择栅切线的制作步骤移到填充控制栅结构的步骤之后，然而，由于形成控制栅结构的步骤通常包括沉积多层不同种类的材料如高K介质、TiN和W，为了形成顶部选择栅切线，除了隔离层之外还需要对上述各层以及沟道通孔中的多晶硅插塞(Poly Silicon Plug)进行刻蚀，这会导致顶部选择栅切线的制作工艺困难；并且，若在堆叠体中为顶部选择栅切线预留空间，则会存在以下问题：1、形成控制栅结构的工艺气体气流不均，在预留空间会更多，影响控制栅结构的形成；2、形成控制栅结构的工艺气体会腐蚀多晶硅插塞；3、去除牺牲层的工艺中，由于预留区域中具有更多的牺牲层，导致工艺更复杂。上述问题，导致难以进一步增加9孔沟道阵列中孔的数量，从而影响器件存储密度的提升。

发明内容

本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中三维存储器的存储密度难以进一步提升的问题。