[发明专利]一种栅约束NPN三极管型ESD器件及其实现方法

说明书

本发明公开了一种栅约束NPN三极管型ESD器件及其实现方法，将现有栅约束硅控整流器中高浓度P型掺杂(20)右侧的所有结构全部去除，只保留所述高浓度P型掺杂(20)和左侧的高浓度N型掺杂(28)以及覆盖高浓度P型掺杂(20)和高浓度N型掺杂(28)之间第一低压N阱(60)上方的第一N型栅极(40)，以构成栅约束P‑i‑N二极管，然后将该栅约束P‑i‑N二极管以所述高浓度P型掺杂(20)为中轴线左右对称折叠而构成所述栅约束NPN三极管型ESD器件。

技术领域

本发明涉及半导体集成电路技术领域，特别是涉及一种用于防静电保护设计的新型栅约束NPN三极管型ESD器件及其实现方法。

背景技术

在集成电路防静电保护设计领域，防静电保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以某公司55LP先进工艺平台为例，核心器件(1.2V MOSFET)的工作电压为1.2V，栅氧化层(GOX)厚度为25A(埃，0.1nm)，所以该公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计窗口通常为1.32V～5V之间。但是该公司55LP先进工艺平台核心器件(1.2V NMOS)的回滞效应特性曲线，如图1所示，却表明核心器件的触发电压(Vt1，右侧曲线较低位置拐点对应电压)为6.7V，超出核心器件的防静电保护设计窗口，如果将该核心器件(1.2V NMOS)直接用于防静电保护设计，极易导致核心器件(1.2VMOSFET)的栅氧化层发生可靠性问题。

业界首先提出了一种如图2所示的栅约束硅控整流器以试图解决先进工艺平台核心器件的防静电保护设计问题。

如图2所示，该现有栅约束硅控整流器ESD器件包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、低压N阱(LV-N-Well)60、低压P阱(LV-P-Well)70、P型衬底(P-Sub)80、第一N型栅极40、第二N型栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。

整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80左边生成一个低压N阱(LV-N-Well)60，在P型衬底(P-Sub)80右边生成一个低压P阱(LV-P-Well)70，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20置于低压N阱(LV-N-Well)60上部，高浓度P型掺杂(P+)20、低压N阱(LV-N-Well)60以及低压P阱(LV-P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于低压P阱(LV-P-Well)70上部，低压N阱(LV-N-Well)60、低压P阱(LV-P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构；

在高浓度N型掺杂(N+)28左侧设置浅沟道隔离层(STI，Shallow TrenchIsolation)10，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用低压N阱(LV-N-Well)60隔离(即其间的间隔为60的一部分)，在该部分低压N阱上方设置第一N型栅极40，高浓度P型掺杂(P+)20的右侧为低压N阱(LV-N-Well)60的一部分，该部分低压N阱(LV-N-Well)60的宽度为A，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，ShallowTrench Isolation)10隔离，高浓度P型掺杂(P+)26右侧设置浅沟道隔离层(STI，ShallowTrench Isolation)10，高浓度N型掺杂(N+)24的左侧为低压P阱(LV-P-Well)70的一部分，该部分低压P阱(LV-P-Well)70的宽度为B；

在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成4个金属硅化物30，在高浓度P型掺杂(P+)20右侧的宽度为A的低压N阱的上方和高浓度N型掺杂(N+)24的左侧宽度为B的低压P阱的上方设置第二N型栅极50；