[发明专利]一种位线接触孔和DRAM的制造方法

说明书

本发明涉及一种位线接触孔和DRAM的制造方法，属于半导体技术领域，解决了现有C1区域在刻蚀后进行两次PR剥离及清洁工艺，导致衬底硅及周边氧化物的损失不均衡的问题。方法包括：提供半导体衬底，半导体衬底包括有源区和将相邻有源区隔离开的浅沟槽隔离区，有源区包括相间设置的第一区域和第二区域；在半导体衬底上方顺序形成缓冲层、阻挡层、下硬掩模层、第一上硬掩模层、第一抗反射层和第一光刻掩模层；在第一区域中，形成下硬掩模层图案；在第一区域中的下硬掩模层图案上方顺序形成第二上硬掩模层、第二抗反射层和第二光刻掩模层；在第二区域中，形成下硬掩模层图案；以及在第一区域和第二区域中，形成位线接触孔。消除有源区损失不均匀。

技术领域

本发明涉及半导体技术领域，尤其涉及一种位线接触孔和DRAM的制造方法。

背景技术

存储器是数字系统中用以存储大量信息的设备或部件，是计算机和数字设备中的重要组成部分。存储器可分为随机存取存储器(RAM)和只读存储器(ROM)两大类。RAM包括DRAM、PRAM、MRAM等，诸如互连件的半导体器件是制造这些RAM的关键部件。

随着技术的发展，像DRAM一样具有多层结构的半导体元件的设计规则(designrule)缩小，图案化的宽度减少到20纳米以下，接触孔的宽度也逐渐减小。

因此，位线接触部BLC(Bit Line Contact)的尺寸变小，在掩模图案化时，邻近的孔与孔之间可能会发生桥接，因此需要分两次进行接触孔掩模图案化。因此在C1区域和C2区域的部分产生有源衬底损失的均一性下降的问题，后续单元位线刻蚀时，均匀地产生难以消除多晶硅的问题。造成有源区损失的工艺，C1区域和C2区域各进行两次刻蚀工艺，C1区域在刻蚀后进行两次PR剥离及清洁工艺，衬底硅及周边氧化物的损失在可靠性方面可能会有影响。

发明内容

鉴于上述的分析，本发明实施例旨在提供一种位线接触孔和DRAM的制造方法，用以解决现有BLC的制造方法中C1区域在刻蚀后进行两次PR剥离及清洁工艺，导致衬底硅及周边氧化物的损失不均衡的问题。

一方面，本发明实施例提供了一种位线接触孔的制造方法，包括：提供半导体衬底，其中，所述半导体衬底包括有源区和将相邻有源区隔离开的浅沟槽隔离区，所述有源区包括相间设置的第一区域和第二区域；在所述半导体衬底上方顺序形成缓冲层、阻挡层、下硬掩模层、第一上硬掩模层、第一抗反射层和第一光刻掩模层，其中，由所述第一光刻掩模层形成第一光刻掩模层图案；在所述第一区域中，以所述第一光刻掩模层图案为掩模，经由所述第一抗反射层和所述第一上硬掩模层将所述第一光刻掩模层图案转移至所述下硬掩模层以形成下硬掩模层图案；在所述第一区域中的下硬掩模层图案上方顺序形成第二上硬掩模层、第二抗反射层和第二光刻掩模层；在所述第二区域中，以所述第一光刻掩模层图案为掩模，经由所述第一抗反射层和所述第一上硬掩模层将所述第一光刻掩模层图案转移至所述下硬掩模层以形成下硬掩模层图案，同时去除所述第一区域中的第二光刻掩模层、第二抗反射层和第二上硬掩模层；以及在所述第一区域和所述第二区域中，以所述下硬掩模层图案为掩模，对所述阻挡层进行过刻蚀，并对第一区域和第二区域进行刻蚀，以形成位线接触孔。

上述技术方案的有益效果如下：根据本发明实施例提供的位线接触孔的制造方法中，阻挡层、缓冲层和半导体衬底的有源区在C1区域和C2区域中进行一次刻蚀工艺，一次清洁工艺，从而能够消除有源区损失不均匀的问题。另外，C1区域没有增加光刻剥离和清洁工艺，所以衬底硅和周边氧化物不会增加损失，能够改善位线接触部的可靠性。另外，通过对上面的掩模层和下硬掩模层分别在C1区域和C2区域中进行各自刻蚀，能够避免桥接。