[发明专利]一种基于动态非平衡时钟的芯片设计优化系统及方法

说明书

本发明提出了一种基于动态非平衡时钟的芯片设计优化系统及方法。其在设计的综合阶段，分析设计的时序路径，并根据当前的时序结果分析并动态地调整时序单元的时钟延迟，将时钟延迟结果向芯片设计实现流程的后续步骤传递，从而在时钟树综合时，按照要求综合出非平衡的时钟树结构。在芯片设计实现过程中的综合及布局布线阶段时，动态地调整整个叶节点时钟网络的延迟，以达到迅速收敛时序的目的。由于使用了动态非平衡时钟网络，使得芯片设计的时序路径有更多的时序裕量，使芯片实现工具对整个设计的时序能作更好的优化，时序紧张的路径不再需要更多复杂的优化，从而减小整个设计的面积，减小功耗，提高设计可实现的时钟速度，提高设计性能。

技术领域

本发明属于集成电路技术领域，具体涉及一种基于动态非平衡时钟的芯片设计优化系统及方法。

背景技术

集成电路设计实现过程包括综合阶段和布局布线阶段，其中，综合阶段在传统的流程中，时钟是理想的、从时钟源到不同的寄存器的延时都是一样的，只从设计的时序约束中用时钟不定值(Clock Uncertainty)来加以约束。这种约束比较武断，对于一些时序要求比较紧张的时序路径很难满足设计约束要求。但在实现过程中，这样的时序路径若前向时序路径或后向时序路径有时序裕量，可以通过调整该时序路径的起点或终点或两者的时钟延迟(Clock Latency)来使该时序路径满足最终的设计要求。问题在于：1、对于一个复杂电路设计来说，时序路径非常多，各个时序路径的逻辑长度和物理长度也不一致，如何挑取这些路径，如何分析与这些路径相关联的路径，在哪里设置时钟延迟，设置多少，如何使用这些设置，是繁杂且难以人工完成的；2、传统的时钟数据同时优化(Concurrent Clock andData Optimization)一般在布局布线阶段实现，因为使用该技术时已处于芯片设计流程中相对靠后的位置，因而此时的网表已经包括了一些过优化的路径，而过优化会导致芯片的面积、功耗和拥塞等指标变差，同时对多点时钟树综合(MultiPoint-Clock TreeSynthesis)的设计也无法支持；3、某些综合工具在综合阶段使用了时钟数据同时优化，但其实现方法不明确且不易控制，因而效果并不明显。因此，需要提出一种通用的方法来解决上述这些问题。

发明内容

本发明针对现有芯片设计实现流程中平衡时钟树的不足，提出一种基于动态非平衡时钟的芯片设计优化系统及方法，以提高芯片的运行速度，降低芯片的功耗和面积。

本发明采用以下技术方案：

一种基于动态非平衡时钟的芯片设计优化系统，包括依次相连的时序路径提取单元、时序路径分析单元、时钟延迟生成单元和时钟约束生成单元；

所述时序路径提取单元，用于从设计时序路径中提取出符合要求的待分析时序路径，并送入所述时序路径分析单元；

所述时序路径分析单元包括前向起点时序分析单元和后向终点时序分析单元，所述前向起点时序分析单元用于分析提取出时序路径的起点作为时序路径终点时的时序状态，所述后向终点时序分析单元用于分析提取出时序路径的终点作为时序路径起点时的时序状态，时序状态提取出来后送入所述时钟延迟生成单元；

所述时钟延迟生成单元，用于调整时序路径起点或终点或两者的时钟延迟，调整完后送入所述时钟约束生成单元；

所述时钟约束生成单元，用于生成各个芯片设计流程中涉及到的EDA工具的约束文件。

一种基于动态非平衡时钟的芯片设计优化方法，包括如下步骤：

步骤一、时序路径提取单元接收用户配置，所述用户配置包括时序裕量范围配置和时序路径组配置，时序裕量范围配置用于筛选出设计时序路径中时序裕量在特定范围内的时序路径，时序路径组配置用于筛选特定的时序组的时序路径；提取出的所有时序路径构成时序路径集合，送入时序路径分析单元；