[发明专利]一种基于动态非平衡时钟的芯片设计优化系统及方法

权利要求书

1.一种基于动态非平衡时钟的芯片设计优化系统，其特征在于，包括依次相连的时序路径提取单元、时序路径分析单元、时钟延迟生成单元和时钟约束生成单元；

所述时序路径提取单元，用于从设计时序路径中提取出符合要求的待分析时序路径，并送入所述时序路径分析单元；

所述时序路径分析单元包括前向起点时序分析单元和后向终点时序分析单元，所述前向起点时序分析单元用于分析提取出时序路径的起点作为时序路径终点时的时序状态，所述后向终点时序分析单元用于分析提取出时序路径的终点作为时序路径起点时的时序状态，时序状态提取出来后送入所述时钟延迟生成单元；

所述时钟延迟生成单元，用于调整时序路径起点或终点或两者的时钟延迟，调整完后送入所述时钟约束生成单元；

所述时钟约束生成单元，用于生成各个芯片设计流程中涉及到的EDA工具的约束文件。

2.一种基于动态非平衡时钟的芯片设计优化方法，其特征在于，包括如下步骤：

步骤一、时序路径提取单元接收用户配置，所述用户配置包括时序裕量范围配置和时序路径组配置，时序裕量范围配置用于筛选出设计时序路径中时序裕量在特定范围内的时序路径，时序路径组配置用于筛选特定的时序组的时序路径；提取出的所有时序路径构成时序路径集合，送入时序路径分析单元；

步骤二、时序路径分析单元分析时序路径集合中的每一条时序路径；时序路径的起点S和终点E都需要分析，分析起点S时，前向起点路径分析单元把起点S作为时序路径的终点分析；分析终点E时，后向终点路径分析单元把终点E作为时序路径的起点分析；每分析完一条时序路径的起点和终点的时序参数后，送入时钟延迟生成单元中；

步骤三、时钟延迟生成单元根据用户配置模式和配置参数，调整时序路径起点或终点或两者的时钟延迟，控制前向时钟延迟待调整列表和后向时钟延迟待调整列表的生成方式，待生成结束后，将这两个列表送入时钟约束生成单元；

步骤四、时钟约束生成单元根据时钟延迟生成单元输入的时钟数据，生成各个芯片设计流程中涉及到的EDA工具的约束文件。

3.根据权利要求2所述的基于动态非平衡时钟的芯片设计优化方法，其特征在于，步骤一中，时序路径提取单元还设置有针对设计模块和设计实例时序路径提取的用户配置接口。

4.根据权利要求2所述的基于动态非平衡时钟的芯片设计优化方法，其特征在于，步骤二中，前向起点路径分析单元分析到起点S的最差负时序裕量，包括：首先找出所有到起点S的最差时序违例值V，以及到起点S的所有时序路径，然后逐条分析这些时序路径；逐条分析时，先取出一条时序路径P’，检查时序路径P’的起点是否已在后向时钟延迟待调整列表中，若时序路径P’的起点已在后向时钟延迟待调整列表中，则说明目前由时序路径P’的起点到起点S的时序结果并不是真实的，需要用时序路径P’的最差违例值V’减掉待调整值K并与最差时序违例值V比较，如果比最差时序违例值V小，就把差值更新到最差时序违例值V，如此分析完所有的时序路径，最终最差时序违例值V反映出的是到起点S的最差时序违例值；

后向终点路径分析单元分析从终点E出发的最差负时序裕量，包括：首先找出所有从终点E出发的最差时序违例值V，以及从终点E出发的所有时序路径，然后逐条分析这些时序路径；逐条分析时，先取出一条时序路径P’，检查时序路径P’的终点是否已在前向时钟延迟待调整列表中，若时序路径P’的终点已在前向时钟延迟待调整列表中，则说明目前由终点E到时序路径P’的终点的时序结果并不是真实的，需要用时序路径P’的最差违例值V’减掉待调整值K并与最差时序违例值V比较，如果比最差时序违例值V小，就把差值更新到最差时序违例值V，如此分析完所有的路径，最终最差时序违例值V反映出的是从终点E出发的最差时序违例值；

前向时钟延迟待调整列表和后向时钟延迟待调整列表由时钟延迟生成单元生成、更新、维护，并实时提供给时序路径分析单元。