[发明专利]半导体结构的形成方法及半导体结构

说明书

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。所述半导体结构的形成方法包括如下步骤：提供衬底；于所述衬底上形成多个间隔分布的第一阻挡结构，相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；形成初始介质层，所述初始介电层填充满所述第一沟槽结构；去除部分所述初始介质层，以形成介质层，所述介质层具有第二沟槽结构，所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；形成导电层，所述导电层填充满所述第二沟槽结构。本发明增加了栓塞导电结构的稳定性，提高了整个器件结构的可靠性。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。

背景技术

随着半导体器件的集成度越来越高，电路尺寸相应逐渐变小，半导体器件内部的导电接触结构所需达到的深度也逐渐增加，栓塞导线等导电结构中的电流密度增大，传统的栓塞导线结构正承受着巨大的考验。

在典型的栓塞导线的制造工艺中，最常用于形成栓塞导线的导电材料有金属Cu和金属Al，相应的，导线阻挡层的材料通常有Ta、Ru和Ti。在传统的导线制造工艺中，通常会通过干法刻蚀工艺蚀刻介质层以形成通孔，随后于所述通孔内沉积阻挡层，最后在所述通孔内沉积金属导线。但是，在现有工艺中，通常会使用氧化硅作为介质层，但是由于氧化硅材料致密性的问题，在通过刻蚀工艺形成通孔的过程中，会使通孔的角落处产生损伤。后续通过湿法刻蚀工艺对刻蚀后的结构进行清洗时，会进一步加重角落处的损伤。而且，在半导体器件的使用过程中，栓塞导线长期承受着电流的冲刷，在栓塞导线的角落部分容易发生漏电从而导致金属离子的扩散，影响器件的使用寿命，严重时甚至导致器件的失效。另外，一般致密度较高的材料都具有较大的介电常数(如氮化硅的致密性很好，但是，氮化硅的介电常数远大于氧化硅)，如果仅仅将介质层换成致密度较高的材料，会导致导线结构之间存在很大寄生电容，从而严重影响半导体器件的性能。

随着手机等电子产品在人们的日常生活中应用越来越广泛，电子产品内部的内存芯片或者逻辑芯片所承担的运算强度呈几何倍数增长。因此，如何提高栓塞导线的性能稳定性，从而提升半导体器件的可靠性，是当前亟待解决的技术问题。

发明内容

本发明提供一种半导体结构的形成方法及半导体结构，用于解决现有技术中的栓塞导线稳定性较差的问题，以提高半导体器件的可靠性。

为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：

提供衬底；

于所述衬底上形成多个间隔分布的第一阻挡结构，相邻所述第一阻挡结构之间具有暴露所述衬底的第一沟槽结构；

形成初始介质层，所述初始介质层填充满所述第一沟槽结构；

去除部分所述初始介质层，以形成介质层，所述介质层具有第二沟槽结构，所述第二沟槽结构暴露部分所述第一阻挡结构；其中，形成所述第一阻挡结构的材料的致密度大于形成所述介质层的材料的致密度；

形成导电层，所述导电层填充满所述第二沟槽结构。

可选的，于所述衬底上形成多个间隔分布的第一阻挡结构的步骤包括：

于所述衬底上形成第一阻挡层，所述第一阻挡层覆盖所述衬底；

于所述第一阻挡层上形成介电层，所述介电层具有第三沟槽结构，且所述第三沟槽结构在所述衬底上的投影与所述第一沟槽结构在所述衬底上的投影重合；

以所述介电层为掩模版刻蚀所述第一阻挡层；

去除所述介电层。

可选的，于所述第一阻挡层上形成介电层的具体步骤包括：

于所述第一阻挡层上形成初始掩膜层，所述初始掩膜层覆盖所述第一阻挡层；