[发明专利]一种基于异步FIFO芯片的处理电路及可重构工作方法

说明书

本发明请求保护一种基于异步FIFO芯片的处理电路，其包括有读操作同步单元、有效帧数计算单元、读写地址产生单元和随机存储器RAM。读操作同步单元连接至有效帧数计算单元，有效帧数计算单元连接至读写地址产生单元，读写地址产生单元连接至随机存储器RAM。根据本发明的第二方面，提供一种基于异步FIFO芯片的可重构工作方法，该方法根据有效帧数可以判断FIFO芯片是空状态还是满状态。本发明具有以下有益效果：该基于异步FIFO芯片的处理电路设计成具有不同的工作模式，适应了传感器特定的使用要求，一个是写数据侧的工作状态未知，同样地，读数据一侧因为是直接与主机通信并受软件控制，对于读数据的时间和频率也无法预测，灵活的工作模式适应了这种需求。

技术领域

本发明涉及一种异步FIFO的电路，更具体地说，它涉及一种基于异步FIFO芯片的处理电路。

背景技术

FIFO，即先进先出队列。异步FIFO由于读写地址置于2个不同时钟域，所以具有读写地址无法同步控制这一特性。在重力或惯性传感器，以及相关组合传感器系统应用的电路中，需要采集较大的数据量，因此存在软件通信时间长、主机功耗大和无法采集连续的数据等问题。由于传感器芯片的工作状态和采样率未知，并且传感器数据更新频率会随着应用场景而变化，因而无法确定写数据一侧填入数据的频率，另外一个方面，读数据一侧因为是直接与主机通信受软件控制，对于读数据的时间和频率也无法预测。

结合以上原因，如何解决上述不确定性、主机功耗和采集连续的数据正是本申请所考虑的问题所在。

发明内容

根据本发明的一方面，提供一种基于异步FIFO芯片的处理电路，该异步FIFO具有不同的工作模式，适应了传感器特定的使用要求，以及节约并优化了芯片内部地址空间分配从而降低了主机的供功耗。

为实现上述目的，本发明提供了如下技术方案：

一种基于异步FIFO芯片的处理电路，其包括有读操作同步单元、有效帧数计算单元、读写地址产生单元和随机存储器RAM。

读操作同步单元连接至有效帧数计算单元，有效帧数计算单元连接至读写地址产生单元，读写地址产生单元连接至随机存储器RAM。

读操作同步单元用于监视外部总线的读操作。

有效帧数计算单元用于计算有效帧数。

读写地址产生单元用于产生读写的地址并将数据写入随机存储器RAM。

随机存储器RAM用于储存数据。

根据本发明的第二方面，提供一种基于异步FIFO芯片的可重构工作方法，包括如下过程：

当外部系统通过读写地址产生单元往随机存储器RAM填入一个数据时，则有效帧数计算单元中的有效帧数加一；当外部总线通过I2C接口或SPI接口从随机存储器RAM读出一个数据时，则有效帧数计算单元中的有效帧数减一；根据有效帧数可以判断FIFO芯片是空状态还是满状态。

FIFO芯片的工作模式包括FIFO模式、Stream模式和Bypass模式。

综上，本发明具有以下有益效果：该基于异步FIFO芯片的处理电路设计成具有不同的工作模式，适应了传感器特定的使用要求，一个是写数据侧的工作状态未知，同样地，读数据一侧因为是直接与主机通信并受软件控制，对于读数据的时间和频率也无法预测，灵活的工作模式适应了这种需求。

附图说明

图1为一种基于异步FIFO芯片的处理电路结构示意图；

图2为FIFO模式工作示意图；

图3为Stream模式工作示意图；

图4为Bypass模式工作示意图；

图5为读取x，y，z三个轴的数据时序图示意图；