[发明专利]脉冲时延精度自适应同步方法

说明书

本发明提出一种脉冲时延精度自适应同步方法，旨在提供一种同步精度高、可靠性好、误差率低的自适应同步时延的方法。本发明通过下述间方案予以实现：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3，时延比较器计算脉冲信号P2和脉冲信号P3上升沿的时延差n，延判断策略模计根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，得到与外部脉冲信号稳定同步的内部脉冲信号。

技术领域

本发明涉及阵列数字信号处理技术领域的同步FPGA脉冲时延的方法。

背景技术

阵列信号处理是信号处理领域的一个重要分支，随着技术的发展，阵列信号处理朝着全数字化的方向发展，采用先进的数字波束形成(DBF)技术，实现对发射波束的赋形，以减小发射信号被截获的概率。并且在通道阵元直接采用数字采样或者在局部阵元间模拟合成后数字采样，进行下一步合成处理，利用数字系统的稳定性和灵活性，可实现阵列应用功能多样化。大规模阵列信号处理，数字处理电路分布在不同位置的各个模块，模块之间需要进行同步采样，也就是分布在不同的模块在利用同一个时间基准进行处理。数字系统一般采用周期性同步脉冲分发给各数字处理模块的方式，使得各模块间同步处理，首先需要根据处理时钟准确识别同步脉冲所对应的处理时钟周期，但是由于工程原因，脉冲信号分发到各数字处理模块时延略有差异，当数字模块处理时钟比较高的时候，会大概率出现脉冲信号上升沿与数字时钟沿接近，从而导致亚稳态情况的发生。亚稳态会导致数字模块间对脉冲信号上升沿识别不一致，从而导致模块间同步失败，也就是不同的数字模块在不同的CLK上升沿采样到脉冲信号的跳变。

在分布式数字同步处理系统中，用于各数字电路间同步的同步脉冲传输的时延性能是系统中的一项重要指标,时延差异以及时延抖动等性能会直接影响系统的性能。相控阵系统要求在各个阵元实现相位相参，从而有效形成天线方向性。现代阵列处理信号带宽越来越宽，数字处理电路的时钟也越来越高，对同步脉冲信号的同步分发精度要求也越来越高。

分布式相控阵各子阵所有模块的同步都是通过公共时钟信号实现的。同步时钟源收/发模块收发信号数字信号处理控制信号分布式相控阵同步时钟源对于分布式相控阵而言，要在相距较远位置的收发单元问实现信号相参与同步是十分复杂的，这就要求有高精度的同步时钟源。分布式控制系统时钟是用计数器来实现的,判定2个时钟是否同步有2条标准:一是两者计数器的数值是否相等,二是两者计数器数值的增加速度是否相等。根据IEEE1588,要使从时钟同步于主时钟,首先要确定从时钟与主时钟的偏差.这个偏差值是根据数据包发送时间戳和接收时间戳的偏差来计算的,它的精度受到2个因素的影响:一是数据传输延迟时间的不确定性,二是时间戳本身的精度。由于时钟延时只有两种选择，不可能实现相位的精确匹配，很难适应一些超高速电路的需求。自适应同步器可以预测采样时钟与输入数据的相位关系，自适应地选择稳态的采样结果，降低出现亚稳态的概率。虽然数据延时同步器可以实现对数据的精确延时，实现对超高速数据或DDR数据的锁存。但是，由于大量延时单元的使用，增加了FPGA设计的复杂度，实现较为困难。由于现场可编程门阵列FPGA核心频率可以达到几百MHz，并行处理能力强，非常适于处理高速信号，因此FPGA可以高速采集脉冲信号的频率、占空比、幅值、上升时间等数据，在FPGA内部一般采用D触发器实现对输入数据的采样。为了避免亚稳态，D触发器要求输入数据相对时钟沿满足一定的建立、保持时间，即输入数据与FPGA内部时钟要满足一定的相位关系。从传统的只能以时钟CLK周期为步进分辨脉冲信号上升沿，实现时钟CLK小数周期时延的分辨力。由于输入数据与采样时钟相对相位的不确定性，就有可能不满足FPGA内部D触发器的建立、保持时间，出现亚稳态。但在内部时钟与外部时钟采用同一个时钟源的基于FPGA的高速数据采集系统中，由于走线延时、器件延时、FPGA输入管脚延时，导致FPGA输入数据与FPGA内部时钟的相对相位关系不确定，导致时间戳本身的精度对同步精度的影响明显加大。

发明内容