[发明专利]脉冲时延精度自适应同步方法

权利要求书

1.一种脉冲时延精度自适应同步方法，具有如下技术特征：数字电路系统外部周期性输入脉冲P0经过FPGA内置可调延迟器得到时钟CLK采样信号P1，采样信号P1经过寄存器采样后得到脉冲信号P2；同时，FPGA利用外部数字电路系统时钟CLK驱动定时脉冲产生器，生成与外部周期性脉冲信号同频的本地计数产生的脉冲信号P3并送入时间比较器进行比较，计算脉冲信号P2和脉冲信号P3上升沿的时延差n，将得到的时延差n送入时延判断策略模块进行时延修正，时延判断策略模块设置时延值DT，将设置的时延值DT反馈给可调时延器，得到对应的数字差值N；时延判断策略模块控制时延值DT调整可调延迟器的延迟量，调节时延单元小于CLK时钟周期，并分为两路，一路通过脉冲时延调整模块，另一路送入时间比较器，比较输出P2和P3数字差值N到时延判断策略模块进行分时策略时延判断，计算采样信号P1和脉冲信号P3之间的细时延差，根据多个搜索周期搜索得到数字差值N的时延控制量N0进行联合计算，得到时延修正量M，完成区间搜索和时延筛选判断，并控制脉冲时延调整电路对脉冲信号P3进行调整，自适应得到与外部脉冲信号稳定同步的内部脉冲信号。

2.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：自适应同步FPGA脉冲时延分为三个部分，第一部对输入进行处理，第二部分由数字电路系统时钟CLK本地计数产生脉冲P3，第三部分时延判断策略完成区间搜索和时延筛选判断功能；在对输入进行处理的第一部中，数字电路系统外部输入脉冲P0经过可调延迟器得到采样信号P1，采样信号P1经过数字电路系统时钟CLK采样后得到脉冲信号P2；在第二部分，数字电路系统将时钟CLK本地计数产生脉冲P3送入时间比较器，计算脉冲信号P2和脉冲信号P3的CLK时钟个数，得到CLK时钟上升沿的时延差n；在第三部分，时延判断策略模块时间比较器记录时延差n的数字差值N，控制时延值DT调整可调延迟器的延迟量，搜索大于1个CLK周期范围，调节时延单元小于CLK时钟周期，利用时延判断策略完成区间搜索和时延筛选判断功能。

3.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块根据多个搜索周期的搜索的N0数值，进行联合计算得到时延修正量M，联合计算的过程为，每得到一个新的N0数值，则将本次N0数值与前面几次搜索的N0数值进行比较，相同则认为本次N0数值有效，并根据N0加或减取一个常量得到M值，如果不同则认为该N0可能为错误数据，不进行M值计算。

4.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块设置时延控制量DT给可调时延器，每设置一次时延值DT，得到对应的数字差值N，通过控制时延控制量DT，以步进不大于CLK的一个周期，进行搜索，根据可调时延器的能力，搜索周期大于CLK的一个周期，经过一个搜索周期的搜索，得到数字电路系统外部周期性脉冲信号被时钟CLK稳定采样的时延控制范围以及该范围对应的数字差值N的数值N0。

5.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块以小于1/5个CLK周期～大于1个CLK周期为益搜索范围，控制时延值DT调整可调延迟器的延迟量，每调整1次，记录n值，调节时延单元小于CLK时钟周期，对调节时延单元单位逐一累加时延值DT，当一次搜索范围后得到时延值DT的时延计数的数字差值N与细时延调节数据。

6.如权利要求1所述的脉冲时延精度自适应同步方法，其特征在于：时延判断策略模块根据需要可搜索有限的轮数或者持续搜索，当时延判断策略模块搜索范围完成后，对N值发生数值变化和稳定的区间进行分析，选定稳定的N值确定时延修正量M，重新控制时延值DT进行一轮新的搜索，根据多轮搜索的数字差值N联合确定时延修正量M，得到可被时钟CLK稳定采样的时延控制范围的外部周期性脉冲信号以及该范围对应的N数值N0，利用该N0数值对脉冲信号P3进行修正，得到与外部脉冲信号稳定同步的内部脉冲信号。