[发明专利]一种低温漂的带隙基准电路

说明书

本发明提供了一种低温漂的带隙基准电路，包括：基准电压模块，基准电压模块的电源端连接于电压源，基准电压模块的接地端连接于参考地，基准电压模块的第一输出端连接于监测模块，基准电压模块的第二输出端输出基准电压信号；监测模块，其电源端连接于电压源，其接地端连接于参考地，其输入端连接于基准电压模块的第一输出端，监测模块的输出端输出监测电压信号；基准电压模块包括至少两个第一晶体管，第一晶体管为MOS管或三极管；监测模块包括第二晶体管，第二晶体管与第一晶体管的类型相同，以使监测电压信号与基准电压信号具有相同的温漂趋势。本发明能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种低温漂的带隙基准电路。

背景技术

目前产业界用的最多的电压基准源是带隙基准电压源，其具有较高的精度和稳定度，不随电源电压、温度、半导体工艺等变化而变化，在集成电路设计中具有极其重要的角色，广泛应用于各种DAC、ADC、传感器芯片、检测芯片、电源管理类等芯片中。传统的带隙基准电压源为集成电路内部其他模块提供基准电压，芯片如果只做常温校准，不做多温度点校准(高温点校准)，会产生较大的温度漂移，难以满足高精度产品的需求。而如果每个芯片都做多温度点校准，将会极大地增加芯片成本。

因此，期待一种低温漂的带隙基准电路，能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。

发明内容

本发明揭示了一种低温漂的带隙基准电路，能够在不做高温点校准的条件下，实现带隙基准电路的低温漂，减小芯片校准成本。

为实现上述目的，本发明提供了一种低温漂的带隙基准电路，包括：

基准电压模块，所述基准电压模块的电源端连接于电压源，所述基准电压模块的接地端连接于参考地，所述基准电压模块的第一输出端连接于监测模块，所述基准电压模块的第二输出端输出基准电压信号；

所述监测模块，其电源端连接于电压源，其接地端连接于参考地，其输入端连接于所述基准电压模块的第一输出端，所述监测模块的输出端输出监测电压信号；

所述基准电压模块包括至少两个第一晶体管，所述第一晶体管为MOS管或三极管；所述监测模块包括第二晶体管，所述第二晶体管与所述第一晶体管的类型相同，以使所述监测电压信号与所述基准电压信号具有相同的温漂趋势，当所述第二晶体管为三极管时，所述监测电压信号为基极与发射极之间的电压差，当所述第二晶体管为MOS管时，所述监测信号为栅极与源极之间的电压差。

作为可选方案，所述第一晶体管和所述第二晶体管均为NPN三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的集电极，所述第二晶体管的发射极接参考地，所述第二晶体管的基极与本身的集电极连接。

作为可选方案，所述第一晶体管和所述第二晶体管均为PNP三极管，所述基准电压模块包括第一PMOS管和第二PMOS管，所述第一PMOS管的栅极和所述第二PMOS管的栅极共接，且作为所述基准电压模块的第一输出端，所述监测模块包括第三PMOS管，所述第三PMOS管的栅极连接于所述基准电压模块的第一输出端，所述第三PMOS管的源极连接所述电压源，所述第三PMOS管的漏极连接于所述第二晶体管的发射极，所述第二晶体管的集电极和基极均连接所述参考地。