[发明专利]快闪记忆体装置、其形成方法和快闪记忆体单元阵列

说明书

一种快闪记忆体装置、其形成方法和快闪记忆体单元阵列，快闪记忆体装置包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并由浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并从浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。浮动栅极电极可在基板半导体层的第一开口中形成，并且抹除栅极电极可在基板半导体层的第二开口中形成。快闪记忆体装置的多个示例可配置成快闪记忆体单元的二维阵列。

技术领域

本公开涉及快闪记忆体装置及其形成方法，以及快闪记忆体单元阵列。

背景技术

快闪记忆体装置通过诱导电荷穿隧经过穿隧介电质，而在浮动栅极中储存电荷。随着时间推移，经过穿隧介电质的重复电荷穿隧可能损坏穿隧介电质。因此，损坏的穿隧介电质可能不利地影响快闪记忆体装置的可靠性。此外，在半导体通道上方的浮动栅极及控制栅极的堆叠可能会形成快闪记忆体装置明显的形貌，此可能阻碍对覆盖结构后续的图案化。抹除栅极可减少对穿隧栅极的损坏。然而，使用抹除栅极需要在覆盖抹除栅极时采用相对于浮动栅极更高的精度。因此需要方法及结构以减少在快闪记忆体装置操作期间对穿隧介电质的损伤，并降低在快闪记忆体装置制造期间覆盖栅极所需的精度。

发明内容

根据本公开的实施例，提供一种快闪记忆体装置，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并且与浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并且与浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。

根据本公开的实施例，提供一种快闪记忆体单元阵列，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极二维阵列、在基板半导体层内形成并沿着第一水平方向与浮动栅极电极二维阵列横向偏离的抹除栅极电极二维阵列、在基板半导体层内形成并且沿着不同于第一水平方向的第二水平方向与浮动栅极电极二维阵列横向偏离的具有第二导电类型掺杂的主动区二维阵列，以及覆盖浮动栅极电极二维阵列中相应一者的控制栅极电极二维阵列，其中每个浮动栅极电极位于主动区二维阵列内的一对相邻主动区之间。

根据本公开的实施例，提供一种形成快闪记忆体装置的方法，包括在具有第一导电类型掺杂的基板半导体层中形成第一开口、在第一开口中形成穿隧介电质及浮动栅极电极、在基板半导体层中形成邻近第一开口的第二开口、在第二开口中形成抹除栅极介电质及抹除栅极电极、在浮动栅极电极上方形成控制栅极介电质及控制栅极电极，以及通过布植具有第二导电类型掺杂的掺杂剂，在基板半导体层内形成一对主动区，其中此对主动区由浮动栅极电极横向隔开。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。

图1A是根据本公开的一实施例在基板半导体层中形成浅沟槽隔离结构之后的示例性结构的俯视图；

图1B是沿着图1A的平面B-B′的示例性结构的垂直截面图；

图2A是根据本公开的一实施例在基板半导体层中形成第一开口之后的示例性结构的俯视图；

图2B是沿着图2A的平面B-B′的示例性结构的垂直截面图；

图3A是根据本公开的一实施例在形成穿隧介电层及浮动栅极电极层之后的示例性结构的俯视图；

图3B是沿着图3A的平面B-B′的示例性结构的垂直截面图；

图4A是根据本公开的一实施例在形成穿隧介电质及浮动栅极电极之后的示例性结构的俯视图；

图4B是沿着图4A的平面B-B′的示例性结构的垂直截面图；