[发明专利]中央处理器的制造方法、中央处理器及其控制方法

说明书

本发明实施例提供了一种中央处理器(CPU)的制造方法、CPU及其控制方法。其中，CPU包括：选通层选通层至少一个内核；与所述内核信号连接的N级缓存器；其中，所述N等于三或四；所述N级缓存器中的第N级缓存器包括三维相变存储器；所述三维相变存储器包括多个存储单元；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；通过所述相变存储器层的晶态与非晶态之间的切换实现数据的存储；通过所述选通层的导通实现电极对所述相变存储器元件的加热或淬火，以实现所述相变存储器层的晶态与非晶态之间的切换。

技术领域

本发明涉及半导体技术领域，尤其涉及一种中央处理器(CPU，CentralProcessing Unit)的制造方法、CPU及其控制方法。

背景技术

为了解决CPU运算速度与内存读写速度不匹配的矛盾，出现了CPU缓存器。CPU缓存器是位于CPU内核与内存之间的临时数据交换器，它的容量比内存小，但交换速度比内存快。CPU缓存器的容量大小和CPU缓存器距离CPU内核的距离影响了CPU的性能。

相关技术中，CPU缓存器一般包括多级，多级CPU缓存器一般均采用静态随机存取存储器(SRAM，Static Random-Access Memory)。然而，受限于SRAM的容量和体积，CPU的性能不佳。

发明内容

为解决相关技术问题，本发明实施例提出一种CPU的制造方法、CPU及其控制方法，能够提供较高性能的CPU。

本发明实施例提供了一种CPU的制造方法，包括：

在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路；其中，所述N等于三或四；所述内核与N级缓存器信号连接；

在所述衬底上形成第一层金属互连层，所述第N级缓存器的外围电路与所述第N级缓存器的存储单元阵列经所述第一层金属互连层电连接；

在所述第一层金属互连层上形成第一地址线层；在所述第一地址线层上形成多个存储单元以及第二地址线层，以形成所述第N级缓存器的存储单元阵列；其中，所述第一地址线层和所述第二地址线层平行于同一平面且彼此垂直，所述多个存储单元中的每一存储单元与所述第一地址线层和第二地址线层均垂直；所述存储单元包括：依次层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；

形成第二层金属互连层，所述第N级缓存器经所述第二层金属互连层电连接至外部器件。

上述方案中，所述方法还包括：

所述内核、第一级至第N-1级缓存器以及所述第N级缓存器的外围电路在前端制程(FEOL，Front End Of Line)中形成，所述第N级缓存器的存储单元阵列在后端制程(BEOL，Back End Of Line)中形成。

上述方案中，在形成第二层金属互连层之前，形成第三层金属互连层，所述第一级至第N-1级缓存器经所述第三层金属互连层电连接至外部器件。

上述方案中，在衬底上分别形成CPU的内核、所述CPU的第一级至第N-1级缓存器，并形成所述CPU的第N级缓存器的外围电路时，

形成所述内核、第一级至第N-1级缓存器的衬底与形成所述第N级缓存器的外围电路的衬底相同或者不同。

本发明实施例又提供了一种CPU，包括：

至少一个内核；

与所述内核信号连接的N级缓存器；其中，所述N等于三或四；