[发明专利]具有指数增长型响应数量的PUF电路及加密装置

权利要求书

1.一种具有指数增长型响应数量的PUF电路，其特征在于，所述电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列、纠错码电路、寄存器响应选择阵列依次相连：

所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；

其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

2.根据权利要求1所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为单元型PUF，所述寄存器响应选择阵列与所述单元存储阵列的排列相同。

3.根据权利要求1所述的具有指数增长型响应数量的PUF电路，其特征在于，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：

单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。

4.根据权利要求1-3中任一所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为SRAM PUF或蝴蝶PUF，所述单元存储阵列为SRAM阵列或butterfly阵列。

5.根据权利要求4中所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为SRAM PUF，所述单元存储阵列为SRAM阵列，所述响应结果的数量与芯片面积的关系如下：

s≈2b(k+r)log₂z+g

其中，s为芯片面积，b为响应码长，k为每个SRAM单元所占的面积，r为寄存器响应选择阵列中平均每个寄存器的所占的面积，其中r包含选择器所占的面积，g为controller模块所占的芯片面积，z为响应结果的数量。

6.一种具有指数增长型响应数量的PUF电路，其特征在于，所述电路包括具有PUF特性的单元存储阵列、纠错码电路，单元存储阵列和纠错码电路相连：

所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路重新输入到所述单元存储阵列后，通过逻辑组合电路对所述单元存储阵列再次的输出值进行逻辑组合后输出得到最终的响应结果；

其中逻辑组合电路为：单元存储阵列中，每两行存储单元为一组，每组中同一列的两个存储单元的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

7.根据权利要求6所述的具有指数增长型响应数量的PUF电路，其特征在于，所述PUF为单元型PUF。

8.根据权利要求6所述的具有指数增长型响应数量的PUF电路，其特征在于，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：

单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。