[发明专利]一种单片异质集成结构及制备方法在审
| 申请号: | 202110116781.0 | 申请日: | 2021-01-28 |
| 公开(公告)号: | CN114823714A | 公开(公告)日: | 2022-07-29 |
| 发明(设计)人: | 王磊;单小婷;李博;张学文;高见头;韩郑生;滕瑞;刘海南;赵发展 | 申请(专利权)人: | 中国科学院微电子研究所 |
| 主分类号: | H01L27/12 | 分类号: | H01L27/12;H01L21/762 |
| 代理公司: | 北京华沛德权律师事务所 11302 | 代理人: | 房德权 |
| 地址: | 100029 *** | 国省代码: | 北京;11 |
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| 摘要: | |||
| 搜索关键词: | 一种 单片 集成 结构 制备 方法 | ||
1.一种单片异质集成结构,其特征在于,包括:
自底向上依次设置的衬底、成核层、缓冲层、化合物半导体层、氧化层及硅层;
所述硅层为晶格为100面的硅,以便于在所述硅层上制备器件和电路。
2.如权利要求1所述的单片异质集成结构,其特征在于,包括:
所述成核层包括GaN,AlGaN和AlN中的至少一种材料,所述缓冲层为GaN,所述成核层和所述缓冲层的总厚度为1um~10um;
所述化合物半导体层为GaN;
所述氧化层为SiO2,所述氧化层的厚度为1nm~50nm;
所述硅层的厚度为10nm~100nm。
3.一种单片异质集成结构的制备方法,其特征在于,包括:
提供第一晶圆和第二晶圆,其中,所述第一晶圆包括硅层和氧化层,所述第二晶圆自底向上依次包括衬底、成核层、缓冲层及化合物半导体层;
将所述第一晶圆的所述氧化层与所述第二晶圆的所述化合物半导体层键合形成异质集成结构;其中,所述异质集成结构的硅层通过剥离工艺控制至预设厚度。
4.如权利要求3所述的方法,其特征在于,所述提供第一晶圆和第二晶圆,其中,所述第一晶圆包括硅层和氧化层,所述第二晶圆自底向上依次包括衬底、成核层、缓冲层及化合物半导体层,包括:
在晶格为100面的硅层上制备氧化层,形成所述第一晶圆;
在衬底上依次制备成核层、缓冲层和化合物半导体层,形成所述第二晶圆。
5.如权利要求4所述的方法,其特征在于,所述在晶格为100面的硅层上制备氧化层,形成所述第一晶圆,包括:
在所述晶格为100面的硅层上采用热氧化工艺,形成SiO2氧化层。
6.如权利要求4所述的方法,其特征在于,所述在衬底上依次制备成核层、缓冲层和化合物半导体层,形成所述第二晶圆,包括:
在所述衬底上采用金属有机化合物气相沉积工艺,依次形成成核层、缓冲层和化合物半导体层。
7.如权利要求3所述的方法,其特征在于,还包括:
将反应离子注入所述硅层中预设区域,形成离子层;所述反应离子为H+或者He+;
加热所述离子层,以使得所述离子层在高温下成核并形成气泡,通过气泡的膨胀使所述硅层在所述离子层处剥离。
8.如权利要求3所述的方法,其特征在于,所述将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构,包括:
采用低温键合工艺,将所述第一晶圆的氧化层与所述第二晶圆的晶体薄膜层键合形成异质集成结构。
9.如权利要求3所述的方法,其特征在于,所述化合物半导体层为GaN。
10.如权利要求3所述的方法,其特征在于,所述成核层包括GaN,AlGaN和AlN中的至少一种材料,所述缓冲层为GaN,所述成核层和缓冲层的总厚度为1um~10um。
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H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的





