[发明专利]3D存储器件的编程方法

说明书

本申请公开了一种3D存储器件的编程方法，包括：在预充电阶段，经由位线提供预充电压以提高多个存储晶体管的沟道区电压；以及在编程阶段，在多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，多个存储晶体管中的未选定存储晶体管包括与选定存储晶体管紧邻的第一组存储晶体管，在预充电阶段，在第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。该编程方法可以抑制选定存储晶体管的编程电压对未选定存储晶体管的编程干扰。

技术领域

本发明涉及存储器技术，特别涉及3D存储器件的编程方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在一种示例的3D存储器件中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储单元，因此，多个存储单元串共同形成按照三维阵列排布的多个存储单元。每个存储单元包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用编程方法在选定存储单元中写入数据，例如，在电荷存储层中注入电荷以获得逻辑0，或者从电荷存储层中清除电荷以获得逻辑1。存储单元串包括共用沟道柱的多个存储单元。在编程操作中，不仅在选定存储单元的栅极导体上施加编程电压以实现数据写入，而且在未选定存储单元的栅极导体上施加导通电压以抑制编程。存储晶体管的栅极导体上施加的栅极电压经由栅介质在沟道柱中产生耦合电压。

在3D存储器件中，提高沟道柱中的耦合电压，可以抑制对未选定存储晶体管的编程干扰(即，非有意编程)。耦合电压越大，对未选定存储晶体管的编程干扰越小，抑制效果越好。因此，期待进一步在存储单元串中提高沟道柱中的耦合电压，以减小对未选定存储晶体管的编程干扰。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的编程方法，在选定存储晶体管紧邻的第一组存储晶体管的栅极导体上施加预充电偏置电压以提高沟道区的耦合电压，从而减少编程干扰。

根据本发明的一方面，提供一种3D存储器件的编程方法，所述3D存储器件包括多个存储单元串，每个存储单元串包括共用沟道柱的多个存储晶体管，所述沟道柱的顶端连接至位线且底端经由源区连接至源极线，所述编程方法包括：在预充电阶段，经由所述位线提供预充电压以提高所述多个存储晶体管的沟道区电压；以及在编程阶段，在所述多个存储晶体管中的选定存储晶体管的栅极导体上施加编程电压以写入数据，在所述多个存储晶体管中的未选定存储晶体管的栅极导体上施加导通电压以减小编程干扰，其中，所述未选定存储晶体管包括与所述选定存储晶体管紧邻的第一组存储晶体管，在所述第一组存储晶体管的栅极导体上施加预充电偏置电压以减小沟道区的电子浓度。

优选地，所述编程方法为正序编程方法，从所述存储单元串中底部层面的存储晶体管至顶部层面的存储晶体管逐层向上编程，所述第一组存储晶体管包括所述选定存储晶体管下部紧邻的多个存储晶体管；其中，所述未选定存储晶体管还包括第二组存储晶体管，所述第二组存储晶体管包括所述未选定存储晶体管中除所述第一组存储晶体管之外的多个存储晶体管。

优选地，所述第一组存储晶体管的数量为1至6个。

优选地，在所述预充电阶段，在所述第二组存储晶体管的栅极导体上施加零电压。