[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中方法包括：提供基底；在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面；在所述第一介质层内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔。所述方法有利于提升半导体结构的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

然而，现有技术形成的鳍式场效应晶体管的性能有待提升。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底；位于所述基底上栅极结构的和第一介质层，所述栅极结构侧壁具有侧墙，且所述第一介质层覆盖所述栅极结构侧壁表面；位于所述第一介质层内且暴露出基底表面的插塞开口；位于所述插塞开口内的源漏插塞；位于所述源漏插塞和栅极结构之间的空腔；位于所述栅极结构、源漏插塞以及空腔顶表面的第三介质层，且所述第三介质层将所述空腔顶部封闭。

相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构和第一介质层，所述第一介质层覆盖所述栅极结构侧壁表面；在所述第一介质层内形成暴露出基底表面的插塞开口，所述插塞开口与栅极结构之间的第一介质层形成牺牲侧墙；在所述插塞开口内形成源漏插塞；形成所述源漏插塞之后，去除所述牺牲侧墙，在所述源漏插塞和栅极结构之间形成空腔。

可选的，所述栅极结构和第一介质层的形成方法包括：在所述基底上形成伪栅极结构；在所述基底上形成第一介质层，且所述第一介质层覆盖所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成所述栅极结构。

可选的，在所述伪栅开口内形成栅极结构的方法包括：在所述伪栅开口底部表面形成界面层；在所述伪栅开口底部和侧壁表面以及第一介质层表面形成高K介质材料膜，且所述高K介质材料膜位于界面层表面；在所述高K介质材料膜表面形成功函数材料膜；在所述功函数材料膜表面形成栅极材料膜；平坦化所述高K介质材料膜、功函数材料膜以及栅极材料膜，直至暴露出第一介质层表面，使所述高K介质材料膜形成高K介质层，使所述功函数材料膜形成功函数层，使所述栅极材料膜形成栅极层，从而在所述伪栅开口内形成栅极结构。

可选的，还包括：形成所述伪栅极结构之后，形成所述第一介质层之前，在所述伪栅极结构侧壁表面形成侧墙；所述第一介质层覆盖所述侧墙侧壁表面。

可选的，还包括：形成所述侧墙之后，形成所述第一介质层之前，在所述伪栅极结构和侧墙两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区之后，形成所述第一介质层和位于所述第一介质层内的插塞开口，且所述插塞开口暴露出所述源漏掺杂区表面。

可选的，所述源漏插掺杂区的形成方法包括：去除所述伪栅极结构和侧墙两侧的部分基底，在所述基底内形成源漏开口；在所述源漏开口内形成源漏掺杂区。