[发明专利]正交分频电路及其工作方法、CMOS结构的锁存器

说明书

一种正交分频电路及其工作方法、CMOS结构的锁存器，其中，正交分频电路包括：第一锁存器和第二锁存器，所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管。由于所述第一锁存器和第二锁存器均包括CMOS结构，因此，能够使所述正交分频电路集成度高、在工作中的耗电小、成本低。

技术领域

本发明涉及集成电路领域，尤其涉及一种正交分频电路及其工作方法、CMOS结构的锁存器。

背景技术

正交四相分频电路被广泛的应用于高速串行电路中，相比采用差分时钟的结构，使用正交四相分频电路的结构具有更高的能效比。

在现有的正交分频电路中，通常采用2个电流模式逻辑锁存器(Current ModeLogic latch，下称CML锁存器)，以实现正交4相分频的功能。

然而，当正交分频电路工作时，由于在CML锁存器的电路中，电源电压端和接地端导通，因此，正交分频电路的电流较大、耗电也大。同时，由于高频工作环境下，对CML锁存器的电路中电阻的限制较大，即，需要采用阻值很小的电阻，导致所述电阻在集成电路中占用面积较大，造成正交分频电路的集成度差。不仅如此，由于CML锁存器的电路中，需要使用电流镜、电阻较等器件，因此，一方面，电流镜的器件占用面积较大，造成正交分频电路的集成度差，另一方面，使用电流镜、电阻等器件也会造成正交分频电路的成本高。

发明内容

本发明解决的技术问题是提供一种正交分频电路及其工作方法、CMOS结构的锁存器，以使正交分频电路集成度高、在工作中的耗电小、成本低。

为解决上述技术问题，本发明的技术方案提供一种正交分频电路，包括：第一锁存器，所述第一锁存器具有第一输入端、第二输入端、第一输出端、第二输出端、以及第一时钟端和第二时钟端，所述第一时钟端和第二时钟端用于输入反相的时钟信号；第二锁存器，所述第二锁存器具有第三输入端、第四输入端、第三输出端、第四输出端、以及第三时钟端和第四时钟端，所述第三时钟端和第四时钟端用于输入反相的时钟信号，且向所述第一时钟端和第三时钟端输入的时钟信号反相；所述第一锁存器和第二锁存器均包括第一伪反相锁存器、第二伪反相锁存器和双稳态电路，所述第一伪反相锁存器包括第一PMOS晶体管、第一CMOS晶体管和第一NMOS晶体管，所述第二伪反相锁存器包括第二PMOS晶体管、第二CMOS晶体管和第二NMOS晶体管，其中，所述第一CMOS晶体管的漏端连接第一PMOS晶体管，所述第一CMOS晶体管的源端连接连接第一NMOS晶体管，所述第二CMOS晶体管的漏端连接第二PMOS晶体管，所述第二CMOS晶体管的源端连接第二NMOS晶体管，所述双稳态电路的两端分别与第一CMOS晶体管的输出端以及第二CMOS晶体管的输出端连接，并且，在所述第一锁存器的电路中，双稳态电路的两端还分别与第一输出端及第二输出端耦合，在所述第二锁存器的电路中，双稳态电路的两端还分别与第三输出端及第四输出端耦合；与所述第一输入端和第四输出端连接的第一信号节点；与所述第二输入端和第三输出端连接的第二信号节点；与所述第一输出端和第三输入端连接的第三信号节点；与所述第二输出端和第四输入端连接的第四信号节点。

可选的，在所述第一锁存器的电路中，第一CMOS晶体管的漏端通过第一PMOS晶体管与第一时钟端耦合，第一CMOS晶体管的源端通过第一NMOS晶体管与第二时钟端耦合，第一CMOS晶体管的输入端与第一输入端耦合，第一CMOS晶体管的输出端与第一输出端耦合，第二CMOS晶体管的漏端通过第二PMOS晶体管与第一时钟端耦合，第二CMOS晶体管的源端通过第二NMOS晶体管与第二时钟端耦合，第二CMOS晶体管的输入端与第二输入端耦合，第二CMOS晶体管的输出端与第二输出端耦合。