[发明专利]半导体集成电路及半导体存储装置

说明书

本发明的一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。

[相关申请]

本申请享有以日本专利申请2020-79147号(申请日：2020年4月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及一种半导体集成电路及半导体存储装置。

背景技术

包含输入电路的半导体集成电路中，有时由输入电路接收数据信号，并将所接收到的数据信号从输入电路传送到后段电路以用于指定的动作。此时，期待将数据信号从输入电路恰当地传送到后段电路。

发明内容

一实施方式提供一种能够将数据信号从输入电路恰当地传送到后段电路的半导体集成电路及半导体存储装置。

根据一实施方式，提供一种具有输入电路的半导体集成电路。输入电路具有第1放大器及第2放大器。第2放大器电连接于第1放大器。第2放大器具有第1晶体管、第2晶体管、第3晶体管、第4晶体管及时间常数附加电路。第1晶体管的栅极电连接于第1放大器的第1节点。第2晶体管的栅极电连接于第1放大器的第2节点。第3晶体管配置在第1晶体管的漏极侧。第4晶体管配置在第2晶体管的漏极侧。时间常数附加电路电连接于第3晶体管的栅极与第3晶体管的漏极及第4晶体管的栅极之间。

附图说明

图1是表示包含半导体存储装置的存储系统的构成的图，所述半导体存储装置具有实施方式的半导体集成电路。

图2是表示包含实施方式的半导体集成电路的半导体存储装置的构成的图。

图3是表示实施方式中的输入输出电路的构成的图。

图4是表示实施方式中的输入电路及数据锁存器的构成的图。

图5是表示实施方式中的输入电路的构成的图。

图6(a)～(c)是表示实施方式中的输入电路的动作的波形图。

图7(a)～(d)是表示实施方式中的输入电路的一部分及其等效电路的构成的图。

图8是表示实施方式中的输入电路的频率特性的图。

图9(a)～(d)是表示实施方式中的输入电路的动作的波形图。

图10是表示实施方式的第1变化例中的输入电路的构成的图。

图11是表示实施方式的第2变化例中的输入电路的构成的图。

图12是表示实施方式的第3变化例中的输入电路的构成的图。

具体实施方式

以下，参照附图，对实施方式的半导体集成电路详细地进行说明。此外，本发明并不受该实施方式限定。

(实施方式)