[发明专利]分时钟访问SRAM的控制系统及异构SOC芯片

权利要求书

1.分时钟访问SRAM的控制系统，其特征在于，所述控制系统包括：第一频率合成器、第一时钟门控模块、第二频率合成器、与门、第二时钟门控模块、第一SRAM颗粒和第二SRAM颗粒；

第一频率合成器的输出端与第一时钟门控模块的输入端连接，第一时钟门控模块，用于将第一频率合成器输入的第一调制时钟分成一路第一子时钟信号，再将第一子时钟信号送入第一SRAM颗粒，使得第一SRAM颗粒完成对传感器元件读写模块传输的预设批量的传感器数据的读操作或写操作后，向第一频率合成器反馈结束时钟信号，进而让第一频率合成器调整其输出的第一调制时钟，使调整后的第一调制时钟与第二频率合成器输出的第二调制时钟同频同相；

第一频率合成器的输出端和第二频率合成器的输出端分别和与门的两个输入端连接，与门，用于将第一频率合成器调制输出的第一调制时钟和第二频率合成器调制输出的第二调制时钟作与逻辑运算，再将这两种时钟的与逻辑运算结果输出至第二时钟门控模块，使得在第一频率合成器接收所述结束时钟信号前，将第一频率合成器输出的第一调制时钟和第二频率合成器输出的第二调制时钟作与逻辑运算以输出零逻辑电平；在第一频率合成器接收所述结束时钟信号后，将经第一频率合成器调整输出的第一调制时钟和第二频率合成器输出的第二调制时钟作与逻辑运算以输出一个第三调制时钟，其中，第三调制时钟与调整后的第一调制时钟同频同相；

与门的输出端与第二时钟门控模块的输入端连接，第二时钟门控模块，用于将与门传输的第三调制时钟分成预设数量的同频率的第二子时钟信号，再将这些第二子时钟信号分别送入对应的第二SRAM颗粒，使得这些第二子时钟信号开始控制对应的第二SRAM颗粒的读写操作；或者，在接收与门传输的零逻辑电平时分别输出零逻辑电平给对应的第二SRAM颗粒，以停止对所有的第二SRAM颗粒的读写操作。

2.根据权利要求1所述控制系统，其特征在于，所述控制系统还包括传感器元件读写模块；

第一频率合成器，用于从上电起振开始，向与门的一个输入端传输第一调制时钟；

第二频率合成器，用于从接收传感器元件读写模块输出的调制触发信号开始，向与门的另一个输入端传输第二调制时钟；

第二频率合成器的输入端与传感器元件读写模块的时钟输出端连接，用于每从所述控制系统的外部传感器读取一特定批量的传感器数据后，向第二频率合成器发送调制触发信号；

传感器元件读写模块的数据输出端分别与第一SRAM颗粒的数据输入端和所有的第二SRAM颗粒的数据输入端连接，用于根据第一时钟门控模块输出的时钟信号和第二时钟门控模块输出的时钟信号，分别控制对应的第一SRAM颗粒和对应的第二SRAM颗粒的读写操作，使得这些SRAM颗粒被配置为在需要缓存处理的时区内缓存用于构建地图坐标信息的批量的传感器数据。

3.根据权利要求1或2所述控制系统，其特征在于，所述第一SRAM颗粒耦接于处理器单元，所述第二SRAM颗粒的数据输出端都与总线接口连接，以保证所述第一SRAM颗粒和所述第二SRAM颗粒都接收处理器单元的单独访问；

其中，所述控制系统的外部包括处理器单元和总线接口；

其中，一个所述第一SRAM颗粒的内存容量是一个所述第二SRAM颗粒的内存容量的预设数量的倍数，所述预设数量是根据待处理的传感器的类型数目决定的。

4.根据权利要求3所述控制系统，其特征在于，在所述第一频率合成器接收所述结束时钟信号之前，所述第一频率合成器调制输出的第一调制时钟的上升沿和所述第二频率合成器调制输出的第二调制时钟的下降沿对齐，所述第一频率合成器调制输出的第一调制时钟的下降沿和所述第二频率合成器调制输出的第二调制时钟的上升沿对齐，以将第一频率合成器输出的第一调制时钟和第二频率合成器输出的第二调制时钟作与逻辑运算以输出零逻辑电平。

5.根据权利要求4所述控制系统，其特征在于，所述传感器元件读写模块，用于产生所述第一SRAM颗粒可用的地址信号和所述第二SRAM颗粒可用的地址信号，使得第一SRAM颗粒预留空间先存储传感器数据和待执行的定位程序代码，再由前述的第二SRAM颗粒存储剩余的传感器数据和待执行的定位程序代码。