[发明专利]垂直存储器件

说明书

半导体器件包括堆叠在衬底上的第一层堆叠。第一层堆叠包括通过代替源牺牲层而形成的源连接层。半导体器件包括在第一层堆叠中延伸的沟道结构。沟道结构包括与第一层堆叠中的源连接层接触的沟道层。此外，半导体器件包括在第一层堆叠中形成的屏蔽结构。该屏蔽结构包围没有源连接层的层堆叠。

本申请是申请日为2020年01月28日，题为“垂直存储器件”，申请号为202080000197.2的专利申请的分案申请。

背景技术

半导体制造商开发了诸如三维(3D)NAND闪速存储技术等等之类的垂直器件技术，以在不需要较小存储单元的情况下实现较高的数据存储密度。在一些示例中，3D NAND存储器件包括核心区域和阶梯区域。核心区域包括交替的栅极层和绝缘层的堆叠。使用交替的栅极层和绝缘层的堆叠来形成垂直地堆叠的存储单元。阶梯区域包括处于台阶形式的各个栅极层，以有助于形成与各个栅极层的触点。使用触点将驱动电路连接到各个栅极层，以控制所堆叠的存储单元。

发明内容

本公开内容的各方面提供了一种半导体器件。该半导体器件包括堆叠在衬底上的第一层堆叠。第一层堆叠包括源连接层。通过代替源牺牲层来形成源连接层。该半导体器件包括在第一层堆叠中延伸的沟道结构。该沟道结构包括与第一层堆叠中的源连接层接触的沟道层(诸如半导体层)。此外，该半导体器件包括在第一层堆叠中形成的屏蔽结构。该屏蔽结构包围没有所述源连接层的层堆叠。

在一些实施例中，在阶梯区域中形成所述屏蔽结构。由所述屏蔽结构包围的所述区域可以包括一个或多个伪沟道结构。在一些示例中，在两个相邻的栅线切割结构之间设置所述屏蔽结构。在一些实施例中，所述屏蔽结构包括非封闭部分。在一个实施例中，在具有沟道结构的核心区域中设置所述非封闭部分。

在一个实施例中，用具有对所述源牺牲层的大于门限的刻蚀速率选择性的材料来形成所述屏蔽结构。在另一个实施例中，所述屏蔽结构的宽度大于门限宽度。

在一些示例中，所述第一层堆叠包括用于选择晶体管的一个或多个栅极层。

本公开内容的各方面提供了一种用于制造半导体器件的方法。该方法包括：在衬底上，沿着垂直于衬底主表面的第一方向，堆叠包括一个或多个源牺牲层的第一层。然后，该方法包括：形成包围所述源牺牲层的一部分的屏蔽结构。此外，该方法包括：形成沿第一方向延伸到第一层中的沟道结构。所述沟道结构包括被一个或多个绝缘层围绕的沟道层。然后，该方法包括：形成向下到第一层中的牺牲层的栅线切割沟槽，以及经由所述栅线切割沟槽，使用至少源连接层代替所述源牺牲层。所述源牺牲层中被所述屏蔽结构包围的所述部分保留在所述衬底上。

附图说明

当结合附图阅读时，根据以下的详细描述可以最好地理解本公开内容的各方面。应当注意，根据行业中的标准实践，没有按比例来绘制各种特征。实际上，为了讨论的清楚起见，可以任意地增加或减小各种特征的尺寸。

图1A和图1B示出了根据一些实施例的半导体器件的水平截面视图和垂直截面视图。

图1C示出了根据本公开内容的一些实施例的屏蔽结构的截面视图的特写视图。

图1D示出了根据一些实施例的另一种半导体器件的截面视图。

图2A-2C示出了根据一些实施例的屏蔽结构的布局设计示例。

图3示出了概述根据本公开内容的一些实施例的过程示例的流程图。

图4A-4H示出了根据本公开内容的一些实施例的在制造过程期间的半导体器件的垂直截面视图。

图5示出了概述根据本公开内容的一些实施例的过程示例的流程图。

具体实施方式