[发明专利]半导体元件的制备方法

说明书

本公开提供一种半导体元件的制备方法。该制备方法的步骤包括：产生至少一沟槽在一基底中；形成一介电膜在该沟槽中的该基底上；沉积一第一导电层在该介电膜上以部分充填该沟槽；沉积一隔离膜在该第一导电层上；沉积一第二导电层以埋藏该隔离膜；以及凹陷该第一导电层直到完全移除该隔离膜为止。由于该隔离膜沉积在该第一导电层上，因此可精确地控制多余的第一导电层的蚀刻深度。

技术领域

本申请案主张2020年1月31日申请的美国正式申请案第16/778,924号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开是涉及一种半导体元件的制备方法。特别是有关于一种内凹存取元件(recessed access device，RAD)晶体管的制备方法。

背景技术

不同半导体元件的制造是具有微小化的共同目标，而这样的半导体元件是例如存储器元件、逻辑元件以及微处理器。当特征尺寸缩减时，晶体管的电性操作(electricaloperation)则变得更困难。当由于微小化而使晶体管通道的宽度变得非常小时，则产生一个贡献给此困难的因素，短通道效应(short-channel effect)。即使一临界电压(Vt)并未施加到该栅极，而这会造成激活该晶体管。

新型态的晶体管已研发，以克服借由形成一较宽通道在相同水平空间中的现有晶体管所遭受的短通道效应。例如，已知的一内凹存取元件(recessed access device，RAD)晶体管，该RAD晶体管包括一晶体管栅极(字元线)，其是部分形成在一半导体晶圆中的一沟槽内。该通道区是沿着该沟槽的整个表面所形成，借此提供一较宽通道而无须增加晶体管所要求的侧向空间的数量。然而，随着在动态随机存取存储器(DRAM)位元密度的增加，由于在蚀刻制程中的差异，使得在该晶体管栅极与源极/漏极接面深度之间的一重叠产生一复杂问题(challenge)。

为了精确控制沟槽的蚀刻深度，必须借由周期性地中断蚀刻制程以紧密地监视蚀刻制程，以测量在半导体晶圆中的蚀刻深度以及依据过去蚀刻制程时间估计达到目标深度所剩余的蚀刻制程时间。然而，达到预定深度(desired depth)的剩余蚀刻时间的估计是依据蚀刻率维持一致的一假设，且因此产生一不可靠的估计。如此一麻烦程序的问题包括低生产力以及高成本，同时增加污染的引入或在光阻图案中故障的机会。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体元件的制备方法。该方法的步骤包括产生至少一沟槽在一基底中；形成一介电膜在该沟槽中的该基底上；沉积一第一导电层在该介电膜上以部分充填该沟槽；沉积一隔离膜在该第一导电层上，其中该第一导电层围绕位在该沟槽中的该隔离膜；沉积一第二导电层在该隔离膜上，其中该隔离膜围绕位在该沟槽中的该第二导电层；以及凹陷该第一导电层，直到完全移除该隔离膜为止，以形成至少一字元线。

在本公开的一些实施例中，该字元线的一顶表面是低于该基底的一上表面。

在本公开的一些实施例中，该半导体元件的制备方法还包括引入多个掺杂物进入该基底，以形成多个杂质区，该多个杂质区是以该沟槽而分开设置。

在本公开的一些实施例中，该半导体元件的制备方法还包括沉积一盖层以覆盖该字元线。

在本公开的一些实施例中，该沟槽的产生包括：形成一牺牲层在该基底上；产生至少一开孔穿经该牺牲层；以及经由该开孔蚀刻该基底以形成该沟槽。

在本公开的一些实施例中，在该盖层沉积之后，移除该牺牲层。

在本公开的一些实施例中，该半导体元件的制备方法还包括：在该牺牲层形成之前，形成一缓冲层在该基底上；以及在移除该牺牲层之后，移除该缓冲层，其中该介电膜与该缓冲层包含相同材料。