[发明专利]具有单个计数器电路的模数转换器

说明书

一种用于实现第一模拟信号电平(Vsig)与第二模拟信号电平(Vres)之间的差的计算的模数转换器(300)ADC，该ADC(300)包括：用于接收输入信号的至少一个输入端(311)，该输入信号包括第一模拟信号电平(Vsig)和第二模拟信号电平(Vres)之一；用于接收斜坡信号(Vramp)的输入端(310)；用于接收输入时钟(CLK)的输入端(313)；计数器(303)，其可配置成在计数方向上进行计数，所述计数方向为第一计数方向和第二计数方向中的任意一个；比较器(301)，其被配置成基于斜坡信号(Vramp)与输入信号的比较生成比较器输出信号；以及控制级，其被配置成：使得计数器(303)能够基于比较器输出信号在第一计数方向上进行计数，并且使得计数器(303)能够基于比较器输出信号的反转在第二计数方向上进行计数。

技术领域

本公开内容涉及具有单个计数器电路的模数转换器(ADC)，特别是带有信号无关功耗的具有使用单个计数器电路的斜坡ADC双时钟沿(edge)计数器的ADC。本公开内容特别涉及可以用于CMOS图像传感器的列并行ADC。

背景技术

图像传感器通常包含大量ADC，像素阵列的每列包含一个，并且图像传感器需要适应与像素间距相等的非常小的间距。对于这样的图像传感器ADC，应满足以下限制：必须对电源进行良好的控制，以避免一个ADC受到其他并行操作的ADC中的一个或多个的影响。两个ADC之间的可能的串扰将会在图像中非常明显，并且将会干扰图像质量。通常，A/D转换器是图像传感器中的主要组成部分。具体而言，使用斜坡类型的ADC，计数时钟信号以高频运行，并且分布在像素阵列的整个宽度上。为了限制功耗，在计数时钟信号的两个沿上进行计数是有益的。这与单个沿计数相比使操作计数器所需的时钟频率减半，同时对于每个给定的转换时间保持相同的计数器分辨率。电路需要尽可能紧凑。

最简单的解决方案是使用单个计数器。这限制了面积，但没有解决减少的时钟频率和恒定功耗。由于共享的且控制不良的电源，该解决方案可能会遭受ADC之间的串扰。

解决了降低的时钟频率和恒定功耗两者的现有解决方案在美国专利申请公开US2014/0203956A1中被描述，其中示例在图1和图2中示出。在US 2014/0203956 A1中提供了技术人员熟悉的所述现有解决方案的起作用的详细说明。

图1示出了在上面提到的申请中介绍的列模数转换器之一的架构。单列ADC 100包含两个计数器：一个递增计数器61(上升沿)和一个递减计数器62(下降沿)。

图2中的时序图示出了图像传感器中的这种斜坡ADC 100的典型操作。ADC 100的目的是直接转换重置信号电平(V_res)与集成像素信号电平(V_sig)之间的差。为此，当斜坡信号(V_ramp)205与重置信号V_res相交时并且在斜坡信号205与集成像素信号204相交之前，上升沿递增计数器61是活动的。递减计数器62的活动与递增计数器61互补。ADC时钟周期的总数被预先确定为：‘x’个重置转换的时钟周期，‘y’个信号转换的时钟周期。当(由加法器65)对两个计数器值进行求和时，所得的ADC值返回关于V_sig与V_res之间的差加上固定偏移的如图2的等式中所示的线性量度，该固定偏移可以在数据后处理中进行调整。

这种现有解决方案的缺点是每个像素列需要两个计数器，并且因此每个ADC需要大的面积。

发明内容

本公开内容提供了用于解决上述问题的技术。特别是，本公开内容提供了具有有限功耗和改进的串扰特性的用于图像传感器的ADC，这允许比现有解决方案更小的电路布局和更小的像素间距。

独立权利要求的特征提供了实现这样的技术的解决方案。其他实现形式由从属权利要求、说明书和图提供。