[发明专利]计算设备中的锁相环配置技术

说明书

本公开的实施例描述了用于锁相环(PLL)配置和实现的方法、装置和系统，其向(一个或多个)计算核心和(一个或多个)处理器提供各种参考时钟频率，以及其他益处。PLL的后数字控制振荡器(DCO)分频器(PDIV)可以被配置有与专用目标参考频率相对应的专用PDIV阈值。

相关申请

本申请要求于2019年7月31日提交的标题为“TECHNIQUES IN PHASE-LOCK LOOPCONFIGURATION IN A COMPUTING DEVICE(计算设备中的锁相环配置技术)”的美国申请16/528,435的优先权。

技术领域

本发明的实施例总体上涉及关于计算核心超频和其他核心操作的锁相环(PLL)配置和实现的技术领域。

背景技术

本文提供的背景描述是为了概括地呈现本公开的上下文。就在本背景技术部分描述的程度而言，目前提名的发明人的工作，以及在提交时可能不适合作为现有技术的本描述的各方面，在本公开中既不明确也不暗示地被承认为现有技术。除非在本文中另有说明，否则本部分中描述的方法不是本公开中的权利要求的现有技术，并且不能通过包含在本部分中而被承认为现有技术。

高性能计算设备通常需要增加其基本时钟以增加相应的计算力的能力。例如，计算设备的基本时钟(也称为参考时钟)可以进行超频以在更高的频率下工作以增加设备的计算力。这在运行计算设备的某些性能测试时尤其需要。然而，参考时钟超频可能导致锁相环(PLL)和/或其他相关组件在PLL的工作频率范围之外工作，和/或遇到其他不利条件。因此，在超频时可能无法产生可靠的时钟频率。

附图说明

通过下面具体实施方式结合附图将容易地理解实施例。为了便于该描述，相同的附图标记表示相同的结构元件。在附图的图中通过示例而非限制的方式示出了实施例。

图1示出了根据各种实施例的计算设备中的简化时钟系统的示例框图。

图2示出了根据各种实施例的简化全数字PLL(ADPLL)的示例示意性拓扑。

图3示出了根据各种实施例的促进计算设备中的PLL配置过程的操作流程/算法结构。

图4示出了根据各种实施例的可以采用本文描述的装置和/或方法的示例计算系统。

具体实施方式

在下面的详细描述中，参考形成其一部分的附图，其中相同的标号始终表示相同的部分，并且其中通过可实践的图示实施例的方式示出。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。因此，不应将下面的详细描述理解为限制性的。

可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。具体地，这些操作可以不按照呈现的顺序执行。所描述的操作可以以与所描述的实施例不同的顺序来执行。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。

为了本公开的目的，短语“A或B”和“A和/或B”是指(A)、(B)或(A和B)。为了本公开的目的，短语“A、B或C”和“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。

该描述可以使用短语“在一实施例中”或“在实施例中”，它们均可以指的是一个或多个相同或不同的实施例。此外，关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。