[发明专利]使用高带宽交叉链路的GPU小芯片

说明书

一种小芯片系统，包括中央处理单元(CPU)[102]，所述CPU可通信地耦合到GPU小芯片阵列的第一GPU小芯片[106‑1]。所述GPU小芯片阵列包括经由总线[108]可通信地耦合到所述CPU的所述第一GPU小芯片和经由被动交叉链路[118]可通信地耦合到所述第一GPU小芯片的第二GPU小芯片[106‑2]。所述被动交叉链路是专用于小芯片间通信的被动中介层管芯，并且将片上系统(SoC)功能划分为更小功能小芯片组。

背景技术

计算装置(诸如移动电话、个人数字助理(PDA)、数字相机、便携式播放器、游戏设备和其他装置)要求将更多的性能和特征集成到越来越小的空间中。因此，集成在单个集成电路(IC)封装内的处理器管芯的密度和管芯的数量有所增加。一些常规的多芯片模块包括并排地安装在载体衬底上或在一些情况下安装在中介层(所谓的“2.5D”)(其依次安装在载体衬底上)上的两个或更多个半导体芯片。

附图说明

通过参考附图，可更好地理解本公开，并且本公开的众多的特征和优点对本领域技术人员变得明显。在不同的附图中使用相同的附图标记来指示类似或相同的项。

图1是示出根据一些实施方案的采用高带宽被动交叉链路来耦合GPU小芯片的处理系统的框图。

图2是示出根据一些实施方案的GPU小芯片和被动交叉链路的截面图的框图。

图3是示出根据一些实施方案的由被动交叉链路耦合的GPU小芯片的高速缓存分级结构的框图。

图4是示出根据一些实施方案的GPU小芯片的底板平面图的框图。

图5是示出根据一些实施方案的利用四小芯片配置的处理系统的框图。

图6是示出根据一些实施方案的执行小芯片间通信的方法的流程图。

具体实施方式

常规的单片管芯设计的制造成本越来越高。小芯片已经成功地用于CPU架构以降低制造成本并提高产量，因为其异构计算性质本质上更适合将CPU核心分离成不要求太多的相互通信的不同单元。GPU工作本质上包括并行工作。然而，GPU处理的几何结构不仅包括完全并行的工作的部分，而且包括要求在不同的部分之间的同步排序的工作。因此，在不同的线程上分布工作的部分的GPU编程模型通常效率低，因为由于在整个系统中同步共享资源的存储器内容来向应用提供存储器的一致性视图在计算上既困难又昂贵，并行性很难分布在多个不同的工作组和小芯片上。另外地，从逻辑的角度，应用是在系统只具有单个GPU的情况下编写的。也就是说，即使常规的GPU包括许多GPU核心，应用仍被编程为对单个装置进行寻址。因此，将小芯片设计方法引入GPU架构历来具有挑战性。

为了在保留当前编程模型的同时通过使用GPU小芯片提高系统性能，图1至图6示出了利用高带宽被动交叉链路来耦合GPU小芯片的系统和方法。在各种实施方案中，一种系统包括可通信地耦合到图形处理单元(GPU)小芯片阵列的第一GPU小芯片的中央处理单元(CPU)。GPU小芯片阵列包括经由总线可通信地耦合到CPU的第一GPU小芯片和经由被动交叉链路可通信地耦合到第一GPU小芯片的第二GPU小芯片。在各种实施方案中，被动交叉链路是专用于小芯片间通信的被动中介层管芯。GPU小芯片将片上系统(SoC)分解为称为“小芯片”的更小功能组，这些更小功能组执行SoC的各种核心(例如，GPU)的功能。

目前，各种架构已经具有跨整个常规的GPU管芯一致性的至少一级高速缓存(例如，L3或其他最后一级高速缓存(LLC))。这里，基于小芯片的GPU架构将这些物理资源(例如，LLC)定位在不同的管芯上，并且可通信地耦合这些物理资源，使得LLC级是统一的并且跨所有GPU小芯片保持高速缓存一致性。因此，虽然在大规模并行环境中操作，L3高速缓存级是一致性的。在操作期间，从CPU到GPU的存储器地址请求仅传输到单个GPU小芯片，然后该单个GPU小芯片与高带宽被动交叉链路进行通信以定位请求的数据。从CPU的角度，它看上去是对单个管芯、单片GPU进行寻址。这允许使用大容量、多小芯片GPU，对于应用，它看上去是单个装置。