[发明专利]使用高带宽交叉链路的GPU小芯片

权利要求书

1.一种系统，所述系统包括：

中央处理单元(CPU)[102]，所述CPU可通信地耦合到图形处理单元(GPU)小芯片阵列的第一GPU[104]小芯片，其中所述GPU小芯片阵列包括：

所述第一GPU小芯片[106-1]，所述第一GPU小芯片经由总线[108]可通信地耦合到所述CPU；以及

第二GPU小芯片[106-2]，所述第二GPU小芯片经由被动交叉链路[118]可通信地耦合到所述第一GPU小芯片，其中所述被动交叉链路专用于小芯片间通信。

2.如权利要求1所述的系统，其中所述被动交叉链路包括被动中介层管芯。

3.如权利要求1所述的系统，其中所述第一GPU小芯片包括第一PHY区域[202]，所述第一PHY区域包括用于小芯片到小芯片通信的导体结构，并且进一步其中所述第二GPU小芯片包括第二PHY区域，所述第二PHY区域包括用于小芯片到小芯片通信的导体结构。

4.如权利要求3所述的系统，所述系统还包括：

第三GPU小芯片，所述第三GPU小芯片经由所述被动交叉链路可通信地耦合到所述第一GPU小芯片，其中所述被动交叉链路专用于小芯片间通信，其中所述第三GPU小芯片包括第三PHY区域，所述第三PHY区域包括用于小芯片到小芯片通信的导体结构。

5.如权利要求4所述的系统，其中所述第一GPU小芯片的所述第一PHY区域包括第一被动交叉链路PHY，所述第一被动交叉链路PHY包括仅用于在所述被动交叉链路与所述第一GPU小芯片的最后一级高速缓存[310]之间的通信的导体迹线。

6.如权利要求4所述的系统，其中：

所述第二GPU小芯片的所述第二PHY区域包括第二被动交叉链路PHY，所述第二被动交叉链路PHY包括仅用于在所述被动交叉链路与所述第二GPU小芯片的最后一级高速缓存之间的通信的导体迹线；并且

所述第三GPU小芯片的所述第三PHY区域包括第三被动交叉链路PHY，所述第三被动交叉链路PHY包括仅用于在所述被动交叉链路与所述第三GPU小芯片的最后一级高速缓存之间的通信的导体迹线。

7.如权利要求1所述的系统，其中所述被动交叉链路可通信地耦合所述GPU小芯片阵列中的所有GPU小芯片。

8.如权利要求1所述的系统，所述系统还包括：

在所述第一GPU小芯片处的第一高速缓存存储器分级结构，其中所述第一高速缓存存储器分级结构的第一级[306]在所述第一GPU小芯片内是一致性的；以及

在所述第二GPU小芯片处的第二高速缓存存储器分级结构，其中所述第二高速缓存存储器分级结构的第一级在所述第二GPU小芯片内是一致性的。

9.如权利要求8所述的系统，所述系统还包括：

统一高速缓存存储器，所述统一高速缓存存储器包括所述第一高速缓存存储器分级结构的最后一级和所述第二高速缓存存储器分级结构的最后一级两者，其中所述统一高速缓存存储器跨所述GPU小芯片阵列的所有小芯片是一致性的。

10.如权利要求1所述的系统，所述系统还包括：

多个传导柱[212]，所述多个传导柱将电路板衬底耦合到所述第一GPU小芯片的第一非PHY区域[204]和所述第二GPU小芯片的第二非PHY区域。