[发明专利]用于制造器件及结构的选择性方法

说明书

本文描述的一个或多个实施方式涉及用于制造器件及结构的选择性方法。在这些实施方式中，器件暴露在处理腔室的处理空间内。前驱物气体以一定的流量比并在一定的处理条件下在处理空间中流动。本文所述的处理条件导致在对应于每个鳍片顶部的器件晶面的{100}面上的选择性的外延层生长。另外，处理条件导致对应于每个鳍片侧壁的晶面的{110}面的选择性蚀刻。因此，本文所述的方法提供了在不同晶面处生长或蚀刻外延膜的方法。此外，本文所述的方法允许在不同的晶面上同时发生外延膜生长和蚀刻。

技术领域

本文描述的一个或多个实施方式通常涉及半导体制造，并且更具体地，涉及用于制造半导体器件及结构的选择性方法。

现有技术描述

随着下一代器件的电路密度的增加，互连(诸如过孔、沟槽、接点、栅极结构和其他特征)以及它们之间的介电质材料的宽度减小。然而，介电层的厚度保持基本恒定，导致特征的深宽比增加。近来，例如已经将FinFET器件的互补式金属氧化物半导体(CMOS)引入到各种不同类型的半导体器件中。

FinFET器件通常包括具有高深宽比的半导体鳍片，其中在所述半导体鳍片上形成用于晶体管的沟道和源极/漏极区。随后利用沟道和源极/漏极区域的表面积增加的优点，在鳍片器件的侧部上方并沿着鳍片器件的侧部形成栅电极，以生产更快、更可靠且控制得更好的半导体晶体管器件。FinFET的其他优势包括减少短沟道效应并提供更高的电流。

随着规模的不断扩大和架构的发展，将源极/漏极接点插头直接连接到FinFET器件中的窄鳍片和具有窄垂直侧壁的凹陷结构上一直是一个挑战。外延层已用于增加体积，以实现更好的接触。沿晶体管沟道方向观察时，典型的硅(Si)外延膜面具有{111}平面，呈菱形。具有主要{111}小面的外延膜可能是不利的，因为侧壁上的横向生长阻止了相邻鳍片或侧壁的进一步距离减小。通常，当器件具有多个鳍片FinFET或多个垂直侧壁时，每个外延层的菱形会合并。合并的外延层会形成空隙，从而导致器件缺陷。

因此，需要选择性生长外延膜的方法，使得侧壁上的横向生长减小。

发明内容

本文描述的一个或多个实施方式涉及用于制造半导体器件及结构的选择性方法。

在一个实施方式中，一种在处理腔室中处理基板的方法，包括以下步骤：将具有一个或多个鳍片的基板暴露于处理腔室的处理空间中；引导前驱物气体进入处理腔室中；在一个或多个鳍片的每个鳍片的顶面上生长一个外延层；及蚀刻一个或多个鳍片的每个鳍片的表面；其中生长外延层和蚀刻侧壁表面是同时发生的。

在另一个实施方式中，在处理腔室中处理基板的方法包括以下步骤：将具有带垂直侧壁的凹陷结构的基板暴露于处理腔室的处理空间中；引导前驱物气体进入处理腔室中；在每个垂直侧壁之间的基板的水平部分上生长外延层；及蚀刻每个垂直侧壁的表面，其中生长外延层与蚀刻垂直侧壁的表面同时发生。

在另一个实施方式中，在处理腔室中处理基板的方法包括以下步骤：将具有一个或多个鳍片的基板暴露于处理腔室的处理空间中，其中一个或多个鳍片的每个鳍片具有{100}平面和{110}平面；引导前驱物气体进入处理腔室中；在一个或多个鳍片的每个鳍片的{100}平面上生长外延层；及蚀刻所述一个或多个鳍片中的每个鳍片的{110}平面；其中生长外延层和蚀刻侧壁表面是同时发生的。

附图说明

为了可以详细地理解本公开内容的上述特征，可以通过过参考实施方式而对上方简要概述的本公开内容进行更特定的描述，其中一些实施方式在附图中示出。然而，应当注意，附图仅示出了本公开内容的典型实施方式，并且因此不应被认为是对本公开范围的限制，因为本公开内容可以允许其他等效的实施方式。

图1是根据本文所述的至少一个实施方式的处理系统的示意图；

图2A是根据本文所述的至少一个实施方式的FinFET器件的截面示意图；