[发明专利]用于软封装后修复的设备和方法

说明书

本公开的实施例涉及用于软封装后修复(SPPR)的设备和方法。在封装之后，可能必须对存储器的行执行封装后修复操作。在SPPR操作的扫描模式期间，可检查由熔丝排组提供的地址以确定它们是否为开放地址或存储器的不良行是否为存储器的冗余行。所述开放地址和所述不良冗余地址可存储于易失性存储元件中，例如锁存电路中。在SPPR操作的软发送模式期间，先前与存储器的不良行相关联的地址可实际上与所述开放地址相关联，且可停用所述不良冗余行的地址。

相关申请案的交叉引用

本申请要求2019年1月24日提交的第16/256,796号美国申请的优先权，所述美国申请出于任何目的以全文引用的方式并入本文中。

背景技术

本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及存储器，例如动态随机存取存储器(DRAM)。信息可存储于存储器单元中，所述存储器单元可组织成行(字线)和列(位线)。在存储器装置制造和使用的各个点处，一或多个存储器单元可失效(例如，变得不能够存储信息，不可被存储器装置存取等)并且可能需要进行修复。

存储器装置可逐行执行修复操作。可识别含有失效存储器单元(可被称为缺陷行、不良行或错误行)的行存储器装置可含有可在修复操作中使用的额外存储器行(也可被称作冗余行)。在修复操作期间，与缺陷行相关联的地址可重定向，使得地址替代地指向冗余行。可能需要增加修复操作的灵活性，使得可在存储器装置上永久地实施修复之前测试所述修复。

发明内容

本公开大体上涉及软封装后修复(SPPR)。在SPPR操作中，可存在可用以在修复操作期间存储经更新地址的一组易失性存储器元件。在一些实例中，存储器装置可包含耦合到存储器排组的熔丝逻辑电路。熔丝逻辑可监视熔丝阵列与行锁存器之间的熔丝总线，且可将用于熔丝阵列中的熔丝群组的地址存储于易失性存储器元件中以用于稍后的SPPR修复。熔丝逻辑可将易失性存储器元件中的熔丝排组地址与熔丝总线上的数据进行比较，且可基于所述比较改变熔丝总线上的地址以便执行SPPR修复。在一些应用中，本文公开的实例可允许使用易失性存储器执行修复，所述易失性存储器可允许在投入时间和电力来熔断熔丝/反熔丝之前测试非永久性修复。另外，在一些应用中，本文公开的实例可允许将与修复操作相关联的逻辑移动到与存储器排组相关联的逻辑电路外部。

根据本公开的实例，一种设备可包含：锁存器排组，其包括多个锁存电路，所述多个锁存电路中的每一个经配置以存储熔丝排组地址；逻辑电路，其经配置以接收沿着熔丝总线的地址，所述逻辑电路经配置以将具有基于熔丝总线上的地址的值的电平命令信号提供到锁存器排组，其中响应于命令信号，所述锁存器排组经配置以在所述多个锁存电路中的一个中存储与所述地址相关联的熔丝排组地址；以及软封装后修复(SPPR)电路，其经配置以确定沿着熔丝总线的地址何时匹配于由锁存器排组提供的经锁存熔丝排组地址且更改所述地址，然后沿着熔丝总线提供经更改地址。

根据本公开的实例，一种设备可包含：存储器排组，其包括多个字线；多个行锁存器，所述行锁存器中的每一个与字线中的一个相关联；熔丝阵列，其经配置以存储多个地址且沿着熔丝总线提供所述多个地址；熔丝逻辑电路，其经配置以从熔丝阵列接收沿着熔丝总线的所述多个地址且将所述多个地址提供到行锁存器，其中所述熔丝逻辑电路经配置以：确定所述多个地址中的地址是否为开放熔丝排组地址且在第一锁存器排组中存储所述开放熔丝排组地址，确定所述多个地址中的地址是否为不良冗余地址且在第二锁存器排组中存储所述不良冗余地址，通过在熔丝总线上提供不良行地址而不是提供到行锁存器的所述多个地址中的开放熔丝排组地址而修复所述不良行地址，且停用所述不良冗余地址且提供经停用不良冗余地址而不是提供到行锁存器的所述多个地址中的不良冗余地址。