[发明专利]用于软封装后修复的设备和方法

权利要求书

1.一种设备，其包括：

锁存器排组，其包括多个锁存电路，所述多个锁存电路中的每一个经配置以存储熔丝排组地址；

逻辑电路，其经配置以接收沿着熔丝总线的地址，所述逻辑电路经配置以将具有基于所述熔丝总线上的地址的值的电平的命令信号提供到所述锁存器排组，其中响应于所述命令信号，所述锁存器排组经配置以在所述多个锁存电路中的一个中存储与所述地址相关联的熔丝排组地址；以及

软封装后修复(SPPR)电路，其经配置以确定沿着所述熔丝总线的地址何时匹配于由所述锁存器排组提供的经锁存熔丝排组地址且更改所述地址，然后沿着所述熔丝总线提供所述经更改地址。

2.根据权利要求1所述的设备，其中所述逻辑电路是开放地址逻辑电路，所述开放地址逻辑电路经配置以当沿着所述熔丝总线的所述地址与开放熔丝排组相关联时提供处于有效电平的所述命令信号。

3.根据权利要求2所述的设备，其中所述SPPR电路经配置以确定所述熔丝总线上的所述地址何时匹配于所述经锁存熔丝排组地址，且向所述熔丝总线提供不良行地址而不是所述熔丝总线上的所述地址。

4.根据权利要求1所述的设备，其中所述逻辑电路经配置以当沿着所述熔丝总线的所述地址匹配于不良行地址时提供处于有效电平的所述命令信号。

5.根据权利要求4所述的设备，其中所述SPPR电路经配置以确定所述熔丝总线上的所述地址何时匹配于所述经锁存熔丝排组地址且停用所述地址的一或多个启用位，然后将所述地址提供到所述熔丝总线。

6.根据权利要求1所述的设备，其中所述多个锁存电路包括主要锁存电路，所述主要锁存电路经配置以将存储于所述主要锁存电路中的熔丝排组地址作为所述经锁存熔丝排组地址提供到所述软修复电路。

7.根据权利要求6所述的设备，其进一步包括经配置以对由所述设备执行的SPPR操作的数目进行计数的计数控制电路。

8.根据权利要求7所述的设备，其中所述锁存器排组经配置以在所述SPPR电路确定所述熔丝总线上的所述地址是否匹配于所述经锁存熔丝排组地址之前，基于所述计数控制电路中的所述计数的值将最近存储的地址移位到所述主要锁存电路中。

9.一种设备，其包括：

存储器排组，其包括多个字线；

多个行锁存器，所述行锁存器中的每一个与所述字线中的一个相关联；

熔丝阵列，其经配置以存储多个地址且沿着熔丝总线提供所述多个地址；以及

熔丝逻辑电路，其经配置以从所述熔丝阵列接收沿着所述熔丝总线的所述多个地址且将所述多个地址提供到所述行锁存器，其中所述熔丝逻辑电路经配置以

确定所述多个地址中的地址是否为开放熔丝排组地址且在第一锁存器排组中存储所述开放熔丝排组地址，

确定所述多个地址中的地址是否为不良冗余地址且在第二锁存器排组中存储所述不良冗余地址，

通过在所述熔丝总线上提供不良行地址而不是提供到所述行锁存器的所述多个地址中的所述开放熔丝排组地址来修复所述不良行地址，以及

停用所述不良冗余地址且提供所述经停用不良冗余地址而不是提供到所述行锁存器的所述多个地址中的所述不良冗余地址。

10.根据权利要求9所述的设备，其中所述熔丝逻辑电路经配置以在所述熔丝阵列沿着所述熔丝总线提供所述多个地址的第一时间期间确定地址是否为开放熔丝排组地址且确定地址是否为不良冗余地址，且经配置以在所述熔丝阵列沿着所述熔丝总线提供所述多个地址的第二时间期间修复所述不良行地址且停用所述不良冗余地址。

11.根据权利要求9所述的设备，其中所述熔丝逻辑进一步经配置以响应于所述第一锁存器排组或所述第二锁存器排组是满的而熔断所述熔丝阵列的一或多个熔丝。