[实用新型]半导体结构

说明书

本实用新型实施例提供一种半导体结构，其中，半导体结构，包括：晶体管结构，位于衬底表面；介质层，覆盖衬底和晶体管结构；金属层，分立设置在介质层顶部表面；开口，基于金属层之间的间隙，设置在介质层中；绝缘层，填充开口和金属层之间的间隙，绝缘层的介电常数小于介质层的介电常数，用于减小金属层之间的寄生电容，以及金属层与晶体管结构之间的寄生电容。本实用新型实施例旨在提供一种阵列区的金属层结构，且金属层与其他导电结构之间的寄生电容较小。

技术领域

本实用新型涉及半导体结构制造领域，特别涉及一种半导体结构。

背景技术

传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)阵列区的布局受到字线间距和位线间距的限制。

随着技术的进步，半导体结构尺寸逐渐缩小，字线间距和位线间距不断减小，导致阵列区的金属层的金属布线难以形成图案，且由于特征尺寸的缩小，金属层与其他导电结构，例如位于两个阵列之间的晶体管结构，之间的寄生电容增大，影响形成的半导体结构的电学性能。

如何形成阵列区的金属层，且降低金属层与其他导电结构之间的寄生电容，是当下亟待解决的问题。

实用新型内容

本实用新型实施例提供一种半导体结构，旨在提供一种阵列区的金属层结构，且金属层与其他导电结构之间的寄生电容较小。

为解决上述技术问题，本实用新型的实施例提供了一种半导体结构的形成方法，包括：在衬底上形成多个分立的晶体管结构；形成覆盖晶体管结构的介质层；在介质层的顶部表面形成分立的金属层；在金属层之间的间隙形成开口；用绝缘层填充开口，绝缘层的介电常数小于介质层的介电常数，绝缘层用于减小金属层之间的寄生电容，以及减小金属层与晶体管结构之间的寄生电容。

与相关技术相比，基于金属层之间的间隙，在金属层间隙的介质层中形成开口，且在开口中填充介电常数小于介质层的绝缘层，降低了金属层与晶体管结构之间的半导体结构的介电常数，从而降低了金属层与晶体管结构之间的寄生电容，且降低了金属层与金属层之间的寄生电容。

另外，在介质层的顶部表面形成分立的金属层，包括以下步骤：在介质层上形成覆盖介质层顶部表面的金属膜；在金属膜顶部表面形成图形化的第一掩膜层；在第一掩膜层侧壁形成第二掩膜层；形成填充第二掩膜层之间间隙的第三掩膜层；去除第二掩膜层，直至暴露出金属膜；基于第一掩膜层和第三掩膜层，去除暴露出的金属膜，形成分立的金属层。基于自对准双重成像技术(Self-aligned Double Patterning，SADP)形成的金属层，金属层之间的间距较小，使得金属层的布局符合字线间距和位线间距的限制。

另外，形成填充第二掩膜层之间间隙的第三掩膜层，包括以下步骤：形成填充第二掩膜层之间间隙，且覆盖第一掩膜层和第二掩膜层的第三掩膜；去除第一掩膜层和第二掩膜层顶部表面的第三掩膜，形成第三掩膜层。

另外，在平行于衬底表面的方向上且垂直于第一掩膜层的方向上，形成的第二掩膜层的宽度为10nm～50nm。

另外，绝缘层的材料包括掺杂有硼或磷的氧化硅。

另外，用绝缘层填充开口，包括以下步骤：形成覆盖开口侧壁和金属层侧壁的第一绝缘膜；在第一绝缘膜的侧壁上形成第二绝缘膜；第一绝缘膜与第二绝缘膜的材料不同，第一绝缘膜与第二绝缘膜共同构成绝缘层。采用第一绝缘膜和第二绝缘膜形成的绝缘层，可以进一步降低绝缘层的介电常数，从而进一步减小金属层和晶体管结构之间的寄生电容，且进一步减小金属层与金属层之间的寄生电容。

另外，形成的第一绝缘膜的厚度为2nm～10nm。

另外，形成的第二绝缘膜还围成空气间隙，空气间隙用于减小绝缘层的介电常数。形成的绝缘层中还具有空气间隙，通过空气间隙进一步减小形成的绝缘层的介电常数。

另外，围成的空气间隙还位于金属层之间的间隙中。