[实用新型]伪随机序列生成电路

说明书

本实用新型提供了一种伪随机序列生成电路，在该电路中，第一线性反馈移位寄存器包括第一移位寄存器和与第一移位寄存器连接的第一模二加法器，第二线性反馈移位寄存器包括第二移位寄存器和与第二移位寄存器连接的第二模二加法器；第一初始值生成模块和第二初始值生成模块的时钟同步，第一移位寄存器和第二移位寄存器的时钟同步，第一初始值生成模块的时钟比第一移位寄存器的时钟滞后一个时钟节拍；第二初始值生成模块用于将非全零的初始值和由第二模二加法器返回的输出结果向第二移位寄存器输入；第一移位寄存器与第二移位寄存器连接，第一移位寄存器用于将输出的伪随机序列向第二移位寄存器输入。本实用新型的方案能够增加伪随机序列的随机性。

技术领域

本实用新型涉及电子电路的技术领域，特别涉及一种伪随机序列生成电路。

背景技术

伪随机序列具有类似随机噪声的某些统计特性，同时又能够重复产生。由于它具有随机噪声的优点，又避免了随机噪声的缺点，因此伪随机序列现已广泛地应用于许多重要领域，如密码学、扩频通讯、导航、现代战争中的电子对抗技术等。

现有技术中，伪随机序列生成电路所生成的伪随机序列通常是采用一种线性反馈移位寄存器生成，该方式所生成的伪随机序列的随机性仍然不高，如此不利于保护用户信息的隐私。

因此，目前亟待需要提供一种伪随机序列生成电路，来增加伪随机序列的随机性。

实用新型内容

本实用新型实施例提供了一种伪随机序列生成电路，能够增加伪随机序列的随机性。

本实用新型实施例提供了一种伪随机序列生成电路，包括：开关模块、时钟芯片、第一初始值生成模块、第一线性反馈移位寄存器、第二初始值生成模块和第二线性反馈移位寄存器；

所述第一线性反馈移位寄存器包括第一移位寄存器和与所述第一移位寄存器连接的第一模二加法器，所述第二线性反馈移位寄存器包括第二移位寄存器和与所述第二移位寄存器连接的第二模二加法器；

所述开关模块分别与所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器连接，所述开关模块用于触发所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器工作；

所述时钟芯片分别与所述开关模块、所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器连接，其中，所述第一初始值生成模块和所述第二初始值生成模块的时钟同步，所述第一移位寄存器和所述第二移位寄存器的时钟同步，所述第一初始值生成模块的时钟比所述第一移位寄存器的时钟滞后一个时钟节拍；

所述第一初始值生成模块分别与所述第一移位寄存器和所述第一模二加法器连接，所述第一初始值生成模块用于将非全零的初始值和由所述第一模二加法器返回的输出结果向所述第一移位寄存器输入；

所述第二初始值生成模块分别与所述第二移位寄存器和所述第二模二加法器连接，所述第二初始值生成模块用于将非全零的初始值和由所述第二模二加法器返回的输出结果向所述第二移位寄存器输入；

所述第一移位寄存器与所述第二移位寄存器连接，所述第一移位寄存器用于将输出的伪随机序列向所述第二移位寄存器输入。

在一种可能的设计中，所述第一移位寄存器包括：八个依次连接的第一触发器、一个第一时钟输入端、一个与门和一个清零输入端；

所述第一时钟输入端分别与每一个所述第一触发器的时钟输入端连接，所述清零输入端分别与每一个所述第一触发器的复位端连接，所述清零输入端还与所述开关模块的输出端连接，当所述开关模块的输出端为低电平状态时，每一个所述第一触发器的输出端输出低电平信号；

所述与门的第一输入端与所述第一初始值生成模块的输出端连接，第二输入端处于高电平状态，输出端与第一个所述第一触发器的输入端连接；