[实用新型]伪随机序列生成电路

权利要求书

1.伪随机序列生成电路，其特征在于，包括：开关模块、时钟芯片、第一初始值生成模块、第一线性反馈移位寄存器、第二初始值生成模块和第二线性反馈移位寄存器；

所述第一线性反馈移位寄存器包括第一移位寄存器和与所述第一移位寄存器连接的第一模二加法器，所述第二线性反馈移位寄存器包括第二移位寄存器和与所述第二移位寄存器连接的第二模二加法器；

所述开关模块分别与所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器连接，所述开关模块用于触发所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器工作；

所述时钟芯片分别与所述开关模块、所述第一初始值生成模块、所述第一移位寄存器、所述第二初始值生成模块和所述第二移位寄存器连接，其中，所述第一初始值生成模块和所述第二初始值生成模块的时钟同步，所述第一移位寄存器和所述第二移位寄存器的时钟同步，所述第一初始值生成模块的时钟比所述第一移位寄存器的时钟滞后一个时钟节拍；

所述第一初始值生成模块分别与所述第一移位寄存器和所述第一模二加法器连接，所述第一初始值生成模块用于将非全零的初始值和由所述第一模二加法器返回的输出结果向所述第一移位寄存器输入；

所述第二初始值生成模块分别与所述第二移位寄存器和所述第二模二加法器连接，所述第二初始值生成模块用于将非全零的初始值和由所述第二模二加法器返回的输出结果向所述第二移位寄存器输入；

所述第一移位寄存器与所述第二移位寄存器连接，所述第一移位寄存器用于将输出的伪随机序列向所述第二移位寄存器输入。

2.根据权利要求1所述的伪随机序列生成电路，其特征在于，所述第一移位寄存器包括：八个依次连接的第一触发器、一个第一时钟输入端、一个与门和一个清零输入端；

所述第一时钟输入端分别与每一个所述第一触发器的时钟输入端连接，所述清零输入端分别与每一个所述第一触发器的复位端连接，所述清零输入端还与所述开关模块的输出端连接，当所述开关模块的输出端为低电平状态时，每一个所述第一触发器的输出端输出低电平信号；

所述与门的第一输入端与所述第一初始值生成模块的输出端连接，第二输入端处于高电平状态，输出端与第一个所述第一触发器的输入端连接；

第二个所述第一触发器、第三个所述第一触发器、第四个所述第一触发器和第八个所述第一触发器的输出端均与所述第一模二加法器的输入端连接，第八个所述第一触发器的输出端还与所述第二移位寄存器连接。

3.根据权利要求2所述的伪随机序列生成电路，其特征在于，所述第一模二加法器包括：三个异或门；

第二个所述第一触发器和第三个所述第一触发器的输出端分别与第一个所述异或门的输入端连接，第四个所述第一触发器和第八个所述第一触发器的输出端分别与第二个所述异或门的输入端连接，第一个所述异或门的输出端和第二个所述异或门的输出端分别与第三个所述异或门的输入端连接，第三个所述异或门的输出端与所述第一初始值生成模块连接。

4.根据权利要求3所述的伪随机序列生成电路，其特征在于，所述第一移位寄存器和所述第二移位寄存器的结构相同，所述第一模二加法器和所述第二模二加法器的结构相同。

5.根据权利要求3所述的伪随机序列生成电路，其特征在于，所述第一初始值生成模块包括：第二触发器和二选一数据选择器；

所述二选一数据选择器的型号为TC7SB3157CFU，所述二选一数据选择器的S端口与所述第二触发器的输出端连接，B1端口处于高电平状态，B2端口与第三个所述异或门的输出端连接；

所述第二触发器的时钟输入端与所述时钟芯片连接，所述第二触发器为上升沿触发；

当所述开关模块发来低电平信号时，所述第二触发器的输出端向所述二选一数据选择器的S端口发送低电平信号，所述二选一数据选择器的A端口向所述与门的第一输入端输出高电平信号；

当所述开关模块发来高电平信号时，所述第二触发器的输出端向所述二选一数据选择器的S端口发送高电平信号，所述二选一数据选择器的A端口向所述与门的第一输入端输出由第三个所述异或门的输出端返回的输出结果。