[实用新型]一种利用半导体开关特性组成的二进制译码电路

说明书

本实用新型公开了一种利用半导体开关特性组成的二进制译码电路，包括开关管M1‑M15，所述开关管M1的栅极连接使能端，所述开关管M1的源极与VCC连接，所述开关管M1的漏极分别与开关管M2的源极和开关管M3的源极连接，所述开关管M2的栅极分别与反相器U1的输出端和反相器U2的输入端连接。本实用新型为遂级塔型结构，有效控制了地址位位数增加时对输出端元器件数量的影响，方便扩展，在正常工作动态的元器件只有n只(等于地址位数)，其它的元器件因为栅极漏极级无电压关闭，节约能耗。

技术领域

本实用新型涉及译码电路技术领域，具体涉及一种利用半导体开关特性组成的二进制译码电路。

背景技术

处理器在对内存进行读写操作时，需要将地址总线的二进制代码译成相应的输出信号，并以此信号选中存储单元的电路。如图1所示的一种现有的地址译码电路，它有3个输入端8个输出端，输入端A0-A2为二进制代码；输出端Y0-Y7低电平0有效，使能端为0时译码器禁止译码，使能端为1时译码器工作，这时，译码器输出Y0-Y7由输入的二进制代码决定。其缺点是该方案输出端与非门的输入端位数与地址位数相关，增加地址位等于增加输出端与非门的输入端数量，使得输出端与非门所需的元器件增加。

实用新型内容

针对现有技术中的上述不足，本实用新型提供的一种利用半导体开关特性组成的二进制译码电路解决了输出端与非门的输入端位数与地址位数相关，增加地址位等于增加输出端与非门的输入端数量，使得输出端与非门所需的元器件增加的问题。

为了达到上述发明目的，本实用新型采用的技术方案为：一种利用半导体开关特性组成的二进制译码电路，包括开关管M1-M15，所述开关管M1的栅极连接使能端，所述开关管M1的源极与VCC连接，所述开关管M1的漏极分别与开关管M2的源极和开关管M3的源极连接，所述开关管M2的栅极分别与反相器U1的输出端和反相器U2的输入端连接，所述开关管M3的栅极与反相器U2的输出端连接，所述反相器U1的输入端连接地址线A0，所述开关管M2的漏极分别与开关管M4的源极和开关管M5的源极连接，所述开关管M3的漏极分别与开关管M6的源极和开关管M7的源极连接，所述开关管M4的栅极和开关管M6的栅极均分别与反相器U3的输出端和反相器U4的输入端连接，所述开关管M5的栅极和开关管M7的栅极均与反相器U4的输出端连接，所述反相器U3的输出端连接地址线A1，所述开关管M4的漏极分别与开关管M8的源极和开关管M9的源极连接，所述开关管M5的漏极分别与开关管M10的源极和开关管M11的源极连接，所述开关管M8的漏极分别与开关管M12的源极和开关管M13的源极连接，所述开关管M7的漏极分别与开关管M14的源极和开关管M15的源极连接，所述开关管M8的栅极、开关管M10的栅极、开关管M12的栅极和开关管M14的栅极均粉笔与反相器U5的输出端和反相器U6的输入端连接，所述开关管M9的栅极、开关管M11的栅极、开关管M13的栅极和开关管M15的栅极均与反相器U6的输出端连接，所述反相器U5的输入端连接地址线A2。

进一步地：所述开关管M8的漏极连接输出端Y0，所述开关管M9的漏极连接输出端Y1，所述开关管M10的漏极连接输出端Y2，所述开关管M11的漏极连接输出端Y3，所述开关管M12的漏极连接输出端Y4，所述开关管M13的漏极连接输出端Y5，所述开关管M14的漏极连接输出端Y6，所述开关管M15的漏极连接输出端Y7。

进一步地：所述开关管M1-M15均为NMOS管。

进一步地：所述地址线A1、地址线A2和地址线A3的输入信号为0电平或1电平。

进一步地：所述使能端的输入信号为0电平或1电平。

进一步地：所述反相器U1、反相器U3和反相器U5均为输入驱动。