[实用新型]一种混合型SAR-ADC电路

说明书

本实用新型公开了一种混合型SAR‑ADC电路，包括积分器、SAR‑ADC电路、N次累和电路、M‑2模块、相加模块、1/N模块和控制电路；积分器与输入信号Vin相接，积分器分别输出至N次累和电路和SAR‑ADC电路。本混合型SAR‑ADC电路，积分器的输出送给N次累和电路进行累和，产生累和输出sum_int，sum_int左移M‑2位，也就是放大2^M‑2倍后，与SAD_ADC电路的输出结果d[M‑1:0]由相加模块104相加，经过1/N模块105除以N产生最终结果dout，前级采用积分器，后级采用SAR‑ADC电路，能够以较小的代价大幅提高SAR‑ADC的精度。

技术领域

本实用新型涉及SAR-ADC电路技术领域，特别涉及一种混合型SAR-ADC电路。

背景技术

SAR-ADC，又称为逐次逼近型ADC，它通过前面已确定的有效位信息来确定下一个有效位，逐次确定每个位。这种ADC因为性能适中，但功耗特别低，在芯片设计中有非常广泛的使用。

图1是SAR-ADC的原理框图。在第一个时钟周期，SH(采样保持)电路对输入进行采样，并保持N个连续的周期，数字逻辑按照逐次逼近的算法对DAC进行控制，逐个确定每一位，直至所有位都被确定。

目前最常用的SAR-ADC，是基于电荷再分配的电容性SAR-ADC，如图2所示。可以看到，SAR-ADC的电路结构非常简单，受限于芯片上电容或者电阻的匹配精度，SAR-ADC的精度通常限制在12bit以下；如果要进一步提高SAR-ADC精度，需要付出很大的代价，实施相当复杂的校准，很不容易。本实用新型提出了这种混合型结构，可以相当轻松的把SAR-ADC的精度提高4位，做到16位左右。16位左右的精度满足绝大部分高精度应用场合。

性能的提高是有代价的，需要用时间来换取，需要消耗更长的转换时间，但是仍然远比传统的Sigma-Delta型ADC速度快(高精度ADC的常用结构)。下面做一个计算对比可以看到：

假设Sigma-DeltaADC采用2阶结构，为了达到16位的精度，过采样率至少需要128。采用3阶CIC对输出码流进行降采样抽取和平均，以得到结果。这样的一个系统的转换延时(latency)大约为3xOSR个时钟周期，即384个时钟周期。

实用新型内容

本实用新型的目的在于提供一种混合型SAR-ADC电路，积分器的输出送给N次累和电路进行累和，与SAD_ADC电路的输出结果d[M-1:0]由相加模块104相加，经过1/N模块105除以N产生最终结果dout，前级采用积分器，后级采用SAR-ADC电路，能够以较小的代价大幅提高SAR-ADC的精度，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：一种混合型SAR-ADC电路，包括积分器、SAR-ADC电路、N次累和电路、M-2模块、相加模块、1/N模块和控制电路；

所述的积分器与输入信号Vin相接，积分器分别输出至N次累和电路和SAR-ADC电路，N次累和电路经过M-2模块与SAR-ADC电路输出至相加模块，相加模块通过1/N模块输出dout信号；

所述的控制电路输出en_int和ph_int至积分器，输出en_sar和ph_sar至SAR-ADC电路101。

优选的，所述积分器内置2个比较器，产生3个输出构成1.5bit量化器，1.5bit量化器反馈2个电压Vr和0以及反馈控制信号φp和φn；

优选的，所述积分器还内置电容Cs和Ci，并且Cs/Ci＝1/4，积分器分别输出Verr、S[1]和S[0]，积分器通过Verr与SAR-ADC电路相接，积分器通过输出S[1:0]至N次累和电路；

经过简单推导，积分器运放输出，其中Verr模拟残余电压的表达式为：