[实用新型]一种基于FPGA的二值化加速计算电路

说明书

本实用新型属于FPGA数字集成电路设计技术领域，具体涉及一种基于FPGA的二值化加速计算电路。一种基于FPGA的二值化加速计算电路，包括依次相连的数据缓存模块、第一层卷积计算模块、第一数据缓存模组、第一池化模块、第二数据缓存模组、第二层卷积计算模块、第三数据缓存模组、第二池化模块和全连接计算模块。本实用新型公开的一种基于FPGA的二值化加速计算电路具有以下有益效果：1、降低了图像处理的功耗和时间；2、提高了图像处理的效率。

技术领域

本实用新型属于FPGA数字集成电路设计技术领域，具体涉及一种基于FPGA的二值化加速计算电路。

背景技术

伴随着图像识别准确度要求越来越高，准确识别图像的计算量也随之加大，进而造成传统的使用GPU完成一次计算所需的时间和功耗大大增加。另外，较高的功耗的GPU往往体积较大，使得其难以在移动设备上部署，无法适应移动设备对于图像处理服务的需求。

近年FPGA技术快速发展，FPGA具有高灵活性，低功耗等特点，使用FPGA进行加速计算值得探索。

实用新型内容

实用新型目的：针对上述现有技术的不足，本实用新型的目的在于公开了一种基于FPGA的二值化加速计算电路。利用FPGA的可并行计算的特点，将二值化神经网络的每个卷积计算模块和池化计算模块设计为全并行模式，全连接层计算设计为部分并行模式，从而大大减少二值化神经网络的计算时间。由于二值化神经网络计算单元采用同或门，可以减少甚至不需要DSP计算单元，大大降低FPGA的资源消耗。

技术方案：一种基于FPGA的二值化加速计算电路，包括:

数据缓存模块；

第一层卷积计算模块，其设置有N个全并列布设的第一计算单元，所述数据缓存模块的输出端与第一层卷积计算模块的输入端相连，其中：N为大于1的正整数；

第一数据缓存模组，其设置有N个全并列布设的数据缓存单元，第一计算单元的输出端与第一数据缓存模组中的一数据缓存单元的输入端相连；

第一池化模块，其设置有N个全并列布设的第二计算单元，所述第一数据缓存模组中的数据缓存单元的输出端与第二计算单元的输入端相连；

第二数据缓存模组，其设置有N个全并列布设的数据缓存单元，第二计算单元的输出端与第二数据缓存模组的一数据缓存单元的输入端相连；

第二层卷积计算模块，其设置有N个全并列布设的第三计算单元，第二数据缓存模组的数据缓存单元的输出端与第三计算单元的输入端相连；

第三数据缓存模组，其设置有N个全并列布设的数据缓存单元，第三计算单元的输出端与第三数据缓存模组的一数据缓存模块的输入端相连；

第二池化模块，其设置有N个全并列布设的第四计算单元，第三数据缓存模组的数据缓存模块的输出端与第四计算单元的输入端相连；

全连接计算模块，其设置有N个全并列布设的第五计算单元，第四计算单元的输出端与第五计算单元的输入端相连。

进一步地，所述数据缓存模块包括写信号选择器、读信号选择器和两个二维数组寄存器，写信号选择器的输出端分别与两个二维数组寄存器的输入端相连，两个二维数组寄存器分别与读信号选择器相连。

进一步地，所述第一层卷积计算模块设置有10个全并列布设的第一计算单元，每个第一计算单元包含25个乘加单元。

进一步地，所述第一池化模块设置有10个全并列布设的第二计算单元，每个第二计算单元包含3个加法单元。

进一步地，所述第二池化模块设置有10个全并列布设的第四计算单元，每个第四计算单元包含3个加法单元。